特許

J-GLOBAL ID：200903077381196389

位相ロック・ループ回路

発明者： 菊池 顕
出願人/特許権者： 富士通株式会社
代理人 (1件)： 横山 淳一
公報種別：公開公報
出願番号（国際出願番号）：特願平11-270523
公開番号（公開出願番号）：特開2001-094420
出願日： 1999年09月24日
公開日（公表日）： 2001年04月06日
要約：

【要約】【課題】 複数のクロックから1つを選択して同期を確立するPLLにおいて、高速同期が可能で、雑音帯域が狭く、回路規模が小さいPLLを提供する。【解決手段】 複数の入力クロックから選択した入力クロックを分周する基準分周器と、出力クロックを分周する固定分周器及び該基準分周器と同じ分周比を持つ出力分周器を備え、該基準分周器と該出力分周器の出力の位相を比較し、位相差に応ずる信号からループ・フィルタが抽出する直流分によって電圧制御発振器を制御して出力クロックを生成するPLLにおいて、入力クロックの切替当初は該基準分周器及び該出力分周器の分周比を所定の分周比より小さく設定して同期を行ない、設定した分周比において同期がとれた後に、一旦全ての分周器をリセットしてから該基準分周器及び該出力分周器の分周比を所定の値に切り替える。

請求項（抜粋）：

複数の入力クロックから選択された入力クロックを分周する基準分周器と、出力クロックを分周する、固定分周器及び該基準分周器と同じ分周比を持つ出力分周器を備え、基準分周器と出力クロックを分周する二の分周器の出力の位相を比較し、双方の位相差に応ずる信号からループ・フィルタが抽出する直流分によって電圧制御発振器の発振周波数を制御して、選択された入力クロックに同期した出力クロックを生成する位相ロック・ループ回路において、入力クロックの切替直後は該基準分周器及び該出力分周器の分周比を所定の分周比より小さく設定して同期引き込みを行ない、設定した分周比において同期引き込みが行なわれた後に、一旦全ての分周器をリセットしてから該基準分周器及び該出力分周器の分周比を所定の値に切り替えることを特徴とする位相ロック・ループ回路。

IPC (3件)：

H03L 7/10 ,  H03L 7/08 ,  H03L 7/199

FI (3件)：

H03L 7/10 Z ,  H03L 7/08 G ,  H03L 7/10 G

Fターム (28件)：

5J106AA04 ,  5J106BB02 ,  5J106BB03 ,  5J106BB04 ,  5J106BB06 ,  5J106BB08 ,  5J106BB09 ,  5J106BB10 ,  5J106CC01 ,  5J106CC21 ,  5J106CC41 ,  5J106CC52 ,  5J106CC53 ,  5J106DD03 ,  5J106DD09 ,  5J106DD43 ,  5J106DD48 ,  5J106EE08 ,  5J106FF01 ,  5J106FF06 ,  5J106GG09 ,  5J106HH09 ,  5J106HH10 ,  5J106KK03 ,  5J106KK25 ,  5J106KK27 ,  5J106KK38 ,  5J106KK39