特許

J-GLOBAL ID：200903077399792000

半導体チップ製造方法

発明者： 友藤 哲也
出願人/特許権者： 株式会社ニコン
代理人 (1件)： 稲本 義雄
公報種別：公開公報
出願番号（国際出願番号）：特願平7-174600
公開番号（公開出願番号）：特開平9-027465
出願日： 1995年07月11日
公開日（公表日）： 1997年01月28日
要約：

【要約】【課題】 低コストで小型の半導体チップを、破損することなく製造する。【解決手段】 所定の深さの溝10が、複数の赤外線検知部1がマトリクス状に形成されているSi半導体基板2の表面(赤外線検知部1の形成面)の各赤外線検知部1間のダイシング領域2aの中央部に形成されている。また、素子作成面保護膜11が、Si半導体基板2の表面及び溝10に塗布され、さらに、レジスト12が、Si半導体基板2の裏面のダイシング領域2a(但し、溝10に対応する位置は除く)に塗布される。この状態において、等方性エッチング処理が、Si半導体基板2の裏面に、溝10を貫通させるまで施される。

請求項（抜粋）：

複数の半導体素子が所定の間隔で形成されている基板を、個々の前記半導体素子の周囲を切断することによって半導体チップを製造する半導体チップ製造方法において、前記基板の前記半導体素子が形成されている第1の面の前記半導体素子の周囲のダイシング領域にエッチング処理を施して、所定の深さの溝を形成し、前記基板の前記第1の面に対向する第2の面の、前記半導体素子に対応する位置にエッチング処理を施すと同時に、前記基板の前記第2の面の前記溝に対応する位置にエッチング処理を施して、前記半導体素子が形成される位置に対応する前記基板の厚さを薄くするとともに、前記溝を貫通させることを特徴とする半導体チップ製造方法。

IPC (2件)：

H01L 21/301 ,  G01J 1/02

FI (4件)：

H01L 21/78 S ,  G01J 1/02 B ,  G01J 1/02 Y ,  H01L 21/78 L