特許

J-GLOBAL ID：200903077440307106

半導体歪みセンサ及びその製造方法

発明者： 吉野 好 ,  深田 毅 ,  杉戸 泰成 ,  酒井 峰一
出願人/特許権者： 日本電装株式会社
代理人 (1件)： 大川 宏
公報種別：公開公報
出願番号（国際出願番号）：特願平5-048853
公開番号（公開出願番号）：特開平6-268238
出願日： 1993年03月10日
公開日（公表日）： 1994年09月22日
要約：

【要約】【目的】構造が簡単でかつ上記したエピタキシャル層領域(表層領域)の汚損も生じない半導体歪みセンサ及びその製造方法の提供。同一の半導体プロセスで薄肉起歪部厚さが異なる複数種類の半導体歪みセンサを製造可能な半導体歪みセンサの製造方法の提供。【構成】薄肉起歪部Aはピエゾ抵抗領域Rを有する表層領域(エピタキシャル層領域)31の底面を被覆し、かつ、反ピエゾ抵抗領域側に露出する被覆領域4を有する。被覆領域4は表層領域31、更に表層領域31と半導体基板2との間のPN接合界面を汚損や微小な傷などから保護する。充分なかつ正確な厚さの被覆領域4を形成するために、基板2に対向する電極と表層領域31との間に印加するエッチング電圧が制御される。

請求項（抜粋）：

第2導電型の半導体基板と、前記半導体基板の第1主面側の表面部に所定厚さに形成され表面部に第2導電型のピエゾ抵抗領域を有する第1導電型の表層領域と、前記半導体基板の第2主面側からの電気化学エッチングにより形成され前記表層領域を含む薄肉起歪部とを備える半導体歪みセンサにおいて、前記薄肉起歪部は、所定厚さの前記半導体基板からなるとともに、前記表層領域の底面を被覆し、かつ、前記第2主面側に露出する被覆領域を有することを特徴とする半導体歪みセンサ。

IPC (2件)：

H01L 29/84 ,  H01L 21/306

引用特許：

審査官引用 (3件)

• 特開昭63-065679
  
• 特開昭62-183190
  
• 特開昭59-013377