特許

J-GLOBAL ID：200903077447527640

プロセッサ及びキャッシュメモリ

発明者： タル・ガット ,  シンチャ・ゴッホマン ,  マイケル・カガン
出願人/特許権者： インテル・コーポレーション
代理人 (1件)： 山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平4-298233
公開番号（公開出願番号）：特開平5-216756
出願日： 1992年10月12日
公開日（公表日）： 1993年08月27日
要約：

【要約】【目的】 主メモリに書込みの強い順序付けと弱い順序付けの双方を可能とするメカニズムを提供する。【構成】 マイクロプロセッサと共に使用するための改良されたキャッシュメモリ。タグ及びオフセットフィールドと、対応するデータの行とを記憶するラインバッファを採用する。有効ビットはラインバッファに記憶されているデータのそれぞれ異なる部分と関連している。従って、たとえば、行充填中、主メモリについて行全体を充填する前にラインバッファから命令を読取ることができるであろう。

請求項（抜粋）：

処理装置と、キャッシュメモリとを有し、前記処理装置はタグフィールドと、オフセットフィールドとを含むアドレスによって前記キャッシュメモリをアドレス指定し、前記キャッシュメモリは複数の前記タグフィールドを記憶しており、前記オフセットフィールドは前記キャッシュメモリへのエントリ番号として使用されるようなプロセッサにおいて、前記処理装置に結合し、前記タグフィールドの中の1つと、それに関連するオフセットフィールドとを記憶する第1の記憶手段と;前記第1の記憶手段及び前記処理装置に結合し、前記第1の記憶手段に記憶されている前記タグフィールド及びオフセットフィールドと関連するデータを記憶する第2の記憶手段とを具備し、前記第1の記憶手段は、前記処理装置から前記第1の記憶手段に結合されるタグフィールド及びオフセットフィールドが前記第1の記憶手段に記憶されている前記タグフィールド及びオフセットフィールドと一致するときに、前記第2の記憶手段の有効データを選択し、前記第2の記憶手段のデータはある条件の下で前記キャッシュメモリへ伝送され、前記オフセットフィールドは前記キャッシュメモリへのエントリ番号を提供することを特徴とするプロセッサ。

IPC (2件)：

G06F 12/08 ,  G06F 12/08 310

引用特許：

審査官引用 (4件)

• 特開平2-010446
  
• 特開平2-125347
  
• 特開平1-129334
  
• 特開昭63-101943