特許
J-GLOBAL ID：200903077533270130
半導体装置用多層セラミックパッケージ
発明者：
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出願人/特許権者：
代理人 (1件)：
吉村 博文
公報種別：公開公報
出願番号（国際出願番号）：特願平5-351586
公開番号（公開出願番号）：特開平7-202074
出願日： 1993年12月27日
公開日（公表日）： 1995年08月04日
要約：
【要約】【目的】 外部端子に接続されないフローティング状態の内部配線パターンのパッケージ内層での断線や短絡状態の検査を容易に行える半導体装置用多層セラミックパッケージを提供する。【構成】 半導体装置を搭載する半導体装置搭載部を備えた多層セラミック基板と、該多層セラミック基板の外表面に設けられた外部端子と、該外部端子と電気的に接続される内部配線パターンと、該外部端子と電気的に接続されないフローティング状態の内部配線パターンと、前記多層セラミック基板の表面または裏面、あるいは該多層セラミック基板の表裏面に設けられた、該フローティング状態の内部配線パターンの断線、短絡状態の検査用パッドと、該検査用パッドと該フローティング状態の内部配線パターンを接続するビアホールを有する構成よりなる。
請求項（抜粋）：
半導体装置を搭載する半導体装置搭載部を備えた多層セラミック基板と、該多層セラミック基板の外表面に設けられた外部端子と、該外部端子と電気的に接続される内部配線パターンと、該外部端子と電気的に接続されないフローティング状態の内部配線パターンと、前記多層セラミック基板の表面または裏面、あるいは該多層セラミック基板の表裏面に設けられた、該フローティング状態の内部配線パターンの断線、短絡状態の検査用パッドと、該検査用パッドと該フローティング状態の内部配線パターンを接続するビアホールを有することを特徴とする半導体装置用多層セラミックパッケージ。
IPC (2件)：
FI (2件)：
H01L 23/12 C
, H01L 23/12 N
