特許
J-GLOBAL ID：200903077553058838
通信機器用半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
前田 弘 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-394312
公開番号（公開出願番号）：特開2003-197644
出願日： 2001年12月26日
公開日（公表日）： 2003年07月11日
要約：
【要約】【課題】 HFETのチャネル層内でのホールの蓄積を抑制することで、特性が安定な、高耐圧で高速動作が可能な通信機器用半導体装置を提供する。【解決手段】 通信機器用半導体装置は,HFETの構造を有し、InP基板と、InAlAsからなるバッファ層及びスペーサ層と、バッファ層とスペーサ層に挟まれたInGaAsPNからなるチャネル層とを備えている。チャネル層に導入するPとNの濃度を調節してバンド構造を最適化することにより、駆動時には従来よりも高い移動度が高く、キャリア濃度が高い二次元電子ガスを生じるとともに、電離衝突によるイオン化が抑制される。また、ヘテロ接合界面において価電子帯端のバンド不連続量βが小さくなっているので、発生したホールがチャネル層から速やかに除去でき、耐圧の向上と、高速動作化とを図ることができる。
請求項（抜粋）：
第1の半導体層と、上記第1の半導体層の上に設けられ、上記第1の半導体層よりもバンドギャップが小さい第2の半導体層と、上記第2の半導体層の上に設けられ、上記第2の半導体層との間でヘテロ障壁を生ぜしめる材料からなる第3の半導体層とを備え、上記第2の半導体層と上記第3の半導体層との界面において、上記第2の半導体層の伝導帯端のポテンシャルが上記第3の半導体層の伝導帯端のポテンシャルよりも低く、上記第1の半導体層と上記第2の半導体層との界面において、上記第2の半導体層の価電子帯端のポテンシャルが上記第1の価電子帯端のポテンシャルよりも高いときのポテンシャル差を正の値とすると、上記第1の半導体層の価電子帯端のポテンシャルと上記第2の半導体層の価電子帯端のポテンシャルとの差が-0.4eV以上0.18eV以下である通信機器用半導体装置。
IPC (3件)：
H01L 21/338
, H01L 29/778
, H01L 29/812
5F102FA00
, 5F102GB01
, 5F102GC01
, 5F102GJ04
, 5F102GK04
, 5F102GL04
, 5F102GM04
, 5F102GM08
, 5F102GN04
, 5F102GQ01
, 5F102GQ03
, 5F102HC01
