特許
J-GLOBAL ID：200903077562215830
半導体装置及びその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-172451
公開番号（公開出願番号）：特開平10-144886
出願日： 1997年06月27日
公開日（公表日）： 1998年05月29日
要約：
【要約】【課題】高集積化が容易なスタック型メモリセルを用いたDRAMを提供すること。【解決手段】8F2 のスタック型メモリセルにおいて、2つのワード線WLで挟まれた領域の活性領域1aのソース・ドレイン拡散層とビット線とを接続するためのビット線プラグ電極を、上記ソース・ドレイン拡散層より、ワード線WLと平行に、最小の素子分離幅Fより長く、かつ素子分離幅Fの3倍より短く形成する。
請求項（抜粋）：
半導体基板表面に規則的に配列された複数の活性領域群と、これらの複数の活性領域群の間に形成された素子分離領域と、前記複数の活性領域群上にこれと交差して互いに並んで配列された複数の配線群と、この複数の配線群上を選択的に覆う第1の絶縁膜と、前記複数の配線群の間を埋め込むように形成された第2の絶縁膜とを備え、前記複数の活性領域群は、前記複数の配線群の配列方向に、前記複数の配線群の走る方向における前記複数の活性領域群の間の距離の1/2ずつずれて配列されるとともに、前記複数の活性領域群の各々に対するコンタクト領域は、前記複数の配線群のうち隣接する配線間で、かつ前記複数の活性領域群の各々から前記複数の配線群の走る方向に凸状に延在した領域に設けられ、前記第2の絶縁膜は、前記複数の配線群間における前記複数の活性領域群の領域及び前記コンタクト領域上に開口部を有し、該コンタクト領域上の開口部を埋め込むようにコンタクト電極配線層が形成され、前記複数の配線群の走る方向における前記素子分離領域の幅をL<SB>1 </SB>、同方向における前記複数の活性領域群の1つの幅をL<SB>2 </SB>とすると、前記コンタクト領域における前記凸状に延在した領域の有する前記複数の配線群の走る方向の長さXが、L<SB>1 </SB><X<2L<SB>1 </SB>+L<SB>2 </SB>の関係を満たすことを特徴とする半導体装置。
IPC (2件)：
H01L 27/108
, H01L 21/8242
H01L 27/10 681 B
, H01L 27/10 621 Z
, H01L 27/10 681 D
