特許

J-GLOBAL ID：200903077582686627

半導体回路のテスト装置およびテスト方法

発明者： 浅井 幹生
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 田澤 博昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-125986
公開番号（公開出願番号）：特開2000-315773
出願日： 1999年05月06日
公開日（公表日）： 2000年11月14日
要約：

【要約】【課題】 半導体回路の複数ピンをテスタの1つのピンに対応させて半導体回路をテストする際に、複数ピンのなかで活性化されるのは1ピンだけであり、複数ピンを同時に活性化してテストを行えずテスト効率が悪いという課題があった。【解決手段】 出力段用電源5,15、nMOSトランジスタ3,13、pMOSトランジスタ4,14およびグランド10を直列接続した回路を内蔵する2つのバッファについて、nMOSトランジスタ3,13とpMOSトランジスタ4,14との接続点を互いに短絡してテスタの1つの信号ピン31に接続し、信号ピン31の電圧値を検出することで、出力線2および出力線12の出力状態を判定する。

請求項（抜粋）：

電圧源、ゲートがテスト対象の半導体回路の出力線に接続され抵抗値が可変であるプルアップ抵抗を有する第1の半導体スイッチ、ゲートがテスト対象の半導体回路の出力線に接続され抵抗値が可変であるプルダウン抵抗を有する第2の半導体スイッチ、およびグランドを直列接続した回路を内蔵する複数のバッファと、2つのバッファから構成されるそれぞれのバッファ対について、バッファ対を構成する一方のバッファにおける第1の半導体スイッチと第2の半導体スイッチとの接続部と、バッファ対を構成する他方のバッファの該接続部とを短絡するとともに測定用テスタの1つの信号ピンに接続するためのテスト治具とを備えたことを特徴とする半導体回路のテスト装置。

IPC (4件)：

H01L 27/04 ,  H01L 21/822 ,  G01R 31/26 ,  G01R 31/28

FI (3件)：

H01L 27/04 T ,  G01R 31/26 G ,  G01R 31/28 M

Fターム (21件)：

2G003AA07 ,  2G003AE01 ,  2G003AG17 ,  2G003AH00 ,  2G003AH02 ,  2G032AA01 ,  2G032AB02 ,  2G032AC03 ,  2G032AD05 ,  2G032AL16 ,  5F038BE02 ,  5F038BE08 ,  5F038CD08 ,  5F038DT05 ,  5F038DT09 ,  5F038EZ20 ,  9A001BB05 ,  9A001BB06 ,  9A001KK31 ,  9A001KK37 ,  9A001LL05