特許
J-GLOBAL ID：200903077595806583
半導体装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平9-025964
公開番号（公開出願番号）：特開平10-208465
出願日： 1997年01月24日
公開日（公表日）： 1998年08月07日
要約：
【要約】【課題】 スタンバイ電流低減方式を採るダイナミック型RAM等のレイアウト設計を効率化し、その設計工数を削減する。【解決手段】 ダイナミック型RAM等において、インバータ等のCMOS論理ゲートの電源電圧供給ノード又は接地電位供給ノードとなる金属配線層を、メイン電源電圧供給線MVCS,サブ電源電圧供給線SVCS,メイン接地電位供給線MVSSならびにサブ接地電位供給線SVSSと交差させて配置し、マスタースライスにより選択的にコンタクトCON11〜CON41ならびにCON12〜CON42を形成して、いずれの電源電圧供給線又は接地電位供給線とも容易に結合できるようにすることで、共通のセルパターンをもって、スタンバイ電流低減に必要な結合形態の異なる各種CMOS論理ゲートを実現する。
請求項（抜粋）：
第1の電源電圧を伝達する第1のメイン電源電圧供給線と、上記第1の電源電圧又はその絶対値が上記第1の電源電圧より所定値だけ小さな第1の電圧を選択的に伝達する第1のサブ電源電圧供給線と、第2の電源電圧を伝達する第2のメイン電源電圧供給線と、上記第2の電源電圧又はその絶対値が上記第2の電源電圧より所定値だけ大きな第2の電圧を選択的に伝達する第1のサブ電源電圧供給線と、その第1の電源供給ノードが、第1のコンタクトの位置をマスタースライスによって変更するだけで選択的に、上記第1のメイン電源電圧供給線又は第1のサブ電源電圧供給線に結合され、その第2の電源供給ノードが、第2のコンタクトの位置をマスタースライスによって変更するだけで選択的に、上記第2のメイン電源電圧供給線又は第2のサブ電源電圧供給線に結合されるCMOS論理ゲートとを具備することを特徴とする半導体装置。
IPC (5件)：
G11C 11/401
, G11C 11/407
, H01L 27/118
, H01L 27/108
, H01L 21/8242
G11C 11/34 371 K
, G11C 11/34 354 F
, H01L 21/82 M
, H01L 27/10 681 F
