特許
J-GLOBAL ID：200903077620543533
実装装置と方法
発明者：
出願人/特許権者：
代理人 (1件)：
佐野 静夫
公報種別：公開公報
出願番号（国際出願番号）：特願平3-259848
公開番号（公開出願番号）：特開平5-074860
出願日： 1991年09月10日
公開日（公表日）： 1993年03月26日
要約：
【要約】【目的】半導体チップ等の電子部品を回路基板に実装する際、接着剤の硬化時間中に、別の作業が行なえ、生産性の高い実装装置及び実装方法を提供する。【構成】回路基板13上に、半導体チップ10を位置合わせ後、載置するときに使用するツールホーン30とボンディングツール31について、ボンディングツール31をツールホーン30から着脱自在とし、かつボンディングツールを複数個設ける。接着剤15が塗布された回路基板13上に、半導体チップ10が載置され、加圧された後、ボンディングツール31の凹部と回路基板13の底部をクリップ32によって挟み込み、加圧状態を維持する。その後、ボンディングツール31をツールホーン30より抜脱することにより、接着剤15の硬化時間中ツールホーン30は、別のボンディングツールを装着して、実装工程を並行して行なうことができる。
請求項（抜粋）：
半導体チップと回路基板のフェイスダウン方式の実装装置であって、前記半導体チップを位置合わせ後、前記回路基板に載置する第1の手段と、前記第1の手段に着脱自在で、前記半導体チップを保持し、前記回路基板を加圧する第2の手段と、前記加圧状態を維持する第3の手段と、を有することを特徴とする実装装置。
IPC (2件)：
H01L 21/60 311
, H01L 21/52
