特許

J-GLOBAL ID：200903077639209472

ファームウェア・バージョン管理によるCPU間通信整合性チェック方法

発明者： 楓 弘之 ,  宿南 秀行
出願人/特許権者： 日本電気株式会社 ,  日本電気テレコムシステム株式会社
代理人 (1件)： 野田 茂
公報種別：公開公報
出願番号（国際出願番号）：特願平11-111751
公開番号（公開出願番号）：特開2000-305758
出願日： 1999年04月20日
公開日（公表日）： 2000年11月02日
要約：

【要約】【課題】 CPU間通信でインタフェース変更時に誤動作を回避できるファームウェアバージョン管理によるCPU間通信整合性チェック方法を提供すること。【解決手段】 装置一斉立上げ時、装置機能中枢用CPUAは下位シェルフ機能中枢用CPUTから取得したファームウェア・バージョンと、装置機能中枢用CPUAが管理するファームウェア・バージョン管理情報との一致の時、下位シェルフ内CPUT-1〜T-5のファームウェア・バージョン管理情報とファームウェア・バージョンと比較する。装置機能中枢用CPUAと下位シェルフ機能中枢用CPUTにおいて、それぞれ上位シェルフ内CPUA-1〜A-8,下位シェルフ内CPUT-1〜T-5のファームウェア・バージョンとファームウェア・バージョン管理情報とが、一致したCPUに対して制御データを送信して動作を開始させる。

請求項（抜粋）：

下位シェルフ内CPUおよび下位シェルフの機能中枢に位置し、かつこの下位シェルフ内CPUを管理する下位シェルフ機能中枢用CPUを下位シェルフに実装し、上位シェルフ内CPUおよび装置の機能中枢に位置し、この上位シェルフ内CPUおよび上記下位シェルフ機能中枢用CPUを管理する装置機能用CPUを上位シェルフに実装した複数のCPUで構成される伝送装置において、電源投入により装置一斉立上げ時および各CPUユニットの挿抜時に上記装置機能中枢用CPUにより上記上位シェルフ内CPUと上記下位シェルフ機能中枢用CPUからファームウェア・バージョンを取得して上記装置機能中枢用CPUが管理するファームウェア・バージョン管理情報と比較する第1ステップと、上記比較の結果、上記下位シェルフ機能中枢用CPUに対するファームウェア・バージョンと上記装置機能中枢用CPUが管理するファームウェア・バージョン管理情報と一致したときに上記下位シェルフ内CPUのファームウェア・バージョン管理情報を上記装置機能中枢用CPUから上記下位シェルフ機能中枢用CPUへ送信する第2ステップと、この下位シェルフ内CPUのファームウェア・バージョン管理情報と上記下位シェルフ機能中枢用CPUが上記下位シェルフ内CPUから取得したファームウェア・バージョンと比較する第3ステップと、上記装置機能中枢用CPUにより上記上位シェルフ内CPUのファームウェア・バージョンと上記装置機能中枢用CPUのファームウェア・バージョン管理情報との比較の結果バージョンが一致した上記上位シェルフ内CPUに対して制御データを送信して動作を開始させ、かつバージョンの不一致の上記上位シェルフ内CPUに対して制御データの送信を中止する第4ステップと、上記下位シェルフ機能中枢用CPUのファームウェア・バージョン管理情報と上記下位シェル内CPUのファームウェア・バージョンとの比較の結果、バージョンが一致した上記下位シェルフ内CPUに対して制御データを送信して駆動を開始させ、かつバージョンの不一致の上記下位シェルフ内CPUに対して制御データの送信を中止する第5ステップと、を含むことを特徴とするファームウェア・バージョン管理によるCPU間通信整合性チェック方法。

Fターム (1件)：

5B076AC07