電流センスアンプ

発明者： , ,
出願人/特許権者：
代理人 (1件)：佐藤一雄 (外3名)
公報種別：公表公報
出願番号（国際出願番号）：特願2000-590172
公開番号（公開出願番号）：特表2002-533862
出願日： 1999年12月13日
公開日（公表日）： 2002年10月08日
要約：

【要約】集積回路内メモリは電流センスアンプを含む。電流センスアンプは交差接続されたゲート及びドレーンを有する第1及び第2の入力トランジスタを含み、各トランジスタはそれぞれのメモリビット線に接続されたソースを有する。第1及び第2の入力トランジスタのドレーンからの電流はそれぞれ第1及び第2の負荷トランジスタのソース・ドレーンチャネルへ導かれる。第1及び第2の入力トランジスタのドレーンはそれぞれ第1及び第2の負荷トランジスタのソース・ゲートリンクを介して共通ノードに接続される。第1及び第2の負荷トランジスタのゲート/ソース間電圧降下が相補ビット線と共通ノードの間で第1及び第2の入力トランジスタのゲート/ソース電圧降下の方向と反対方向になるように構成される。

請求項（抜粋）：

メモリを有する集積回路において、複数のメモリビット線と、それぞれ交差接続されたゲート及びドレーンを備え、各ソースが前記メモリビット線の1つに接続された第1及び第2の入力トランジスタと、共通ノードと、各ソース・ゲートリンクを介して前記第1及び第2の入力トランジスタのドレインをそれぞれ共通ノードに接続する第1及び第2の負荷トランジスタと、前記第1及び第2の入力トランジスタのドレーンと前記第1及び第2の負荷トランジスタのソース・ドレーンチャネルとの間の電流伝導接続部とを備えた集積回路において、前記第1及び第2の負荷トランジスタのゲート・ソース間電圧降下が、前記メモリビット線と前記共通ノードとの間の前記第1及び第2の入力トランジスタのゲート・ソース間電圧降下の方向とは反対の向きであるように構成されていることを特徴とする集積回路。

Fターム (6件)：

5B015HH01 , 5B015JJ45 , 5B015KB12 , 5B015KB14 , 5B015KB22 , 5B015KB36

引用特許：

審査官引用 (3件)

センスアンプ
公報種別：公開公報出願番号：特願平6-210816 出願人：富士通株式会社
特許第2752197号
特許第2752197号

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