特許
J-GLOBAL ID：200903077781099170
ダイナミック型半導体記憶装置の基板バイアス電圧発生回路
発明者：
出願人/特許権者：
代理人 (1件)：
青山 葆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-190530
公開番号（公開出願番号）：特開平6-036561
出願日： 1992年07月17日
公開日（公表日）： 1994年02月10日
要約：
【要約】【目的】 ダイナミック型半導体記憶装置の製造工程でのVthNばらつきに応じて基板バイアス電圧VBBの設定中心値を変化させることができる基板バイアス電圧発生回路を提供する。これにより、動作上、VthNを適正値に制御して、アクセスタイムを一定に維持する。【構成】 負の基板バイアス電圧VBBが印加されるべき基板バイアスライン50と、電源VccとグランドGNDとの間に直列接続されたPチャネル型MOSトランジスタ3,4を備える。接続点P2の電圧VAと基準電圧VBを比較して、大小を表す検出信号VQを出力する比較回路9を備える。検出信号VQに応じて基板バイアス電圧VBBを制御する制御部7,8,10,40を備える。基板バイアス電圧VBBを定めるための抵抗20,1,2,21のうち抵抗20,21に並列にフューズ18,19を設ける。
請求項（抜粋）：
負の基板バイアス電圧が印加されるべき基板バイアスラインと、電源とグランドとの間に直列接続されたPチャネル型MOSトランジスタの対を備え、電源側に接続されている上記Pチャネル型MOSトランジスタのゲートは、電源とグランドとの間に直列接続された抵抗の間の接続点に接続される一方、グランド側に接続されている上記Pチャネル型MOSトランジスタのゲートは、上記基板バイアスラインに接続されるとともに、上記Pチャネル型MOSトランジスタの間の接続点の電圧を所定の基準電圧と比較して、上記トランジスタの間の接続点の電圧と上記基準電圧との大小を表す検出信号をヒステリシスを伴って出力する比較回路と、上記比較回路から上記検出信号を受けて、上記検出信号が上記トランジスタの間の接続点の電圧が上記基準電圧よりも高いことを表すとき上記基板バイアスラインの負電圧をさらに負の方向へシフトさせる一方、上記検出信号が上記接続点の電圧が上記基準電圧よりも低いことを表すとき不活性となる制御部を備えたダイナミック型半導体記憶装置の基板バイアス電圧発生回路において、上記電源とグランドとの間に直列接続された上記抵抗は複数に区分され、区分された抵抗のうち少なくとも1つにフューズが並列に設けられていることを特徴とするダイナミック型半導体記憶装置の基板バイアス電圧発生回路。
IPC (2件)：
G11C 11/407
, H03K 19/096
