特許

J-GLOBAL ID：200903077781796458

デジタルPLL回路

発明者： 五嶋 賢治 ,  瓜生 和也 ,  武田 益幸
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 高田 守
公報種別：公開公報
出願番号（国際出願番号）：特願平4-117422
公開番号（公開出願番号）：特開平5-315945
出願日： 1992年05月11日
公開日（公表日）： 1993年11月26日
要約：

【要約】【目的】 周波数ロックレンジの広いデジタルPLL回路を提供する。【構成】 入力信号に同期したPLLクロック信号を生成して出力するデジタルPLL回路であって、その出力信号であるPLLクロック信号をN分周した信号、または入力信号に含まれる特定の信号、またはドラムFG信号の周期を計測して、その周期に応じて、PLLクロック信号の周波数設定データの決定を行って、さらにその設定データを、入力信号とPLLクロック信号の位相差に応じて変更するように位相制御を行う。また、設定データを、入力信号の最大反転間隔に相当する周期単位で、巡回する。

請求項（抜粋）：

入力信号と、出力信号であるPLLクロック信号との位相差を計測する位相差計測手段と、前記PLLクロック信号を生成するPLLクロック信号生成手段と、前記PLLクロック信号をN分周した信号の周期を計測する周期計測手段と、前記位相差計測手段により計測された位相差情報と所定値とを比較し、その比較結果に基づき、前記PLLクロック信号の周波数を変更して前記位相差を変更する位相制御手段で構成されるデジタルPLL回路であって、前記周期計測手段により計測されたPLLクロックN分周信号周期に応じて、前記PLLクロック信号生成手段の周波数設定データを変更するようにしたことを特徴とするデジタルPLL回路。

IPC (3件)：

H03L 7/06 ,  G11B 20/14 351 ,  H03L 7/10

FI (2件)：

H03L 7/06 B ,  H03L 7/10 Z