特許

J-GLOBAL ID：200903077793121898

DRAMの電荷蓄積用キヤパシタ電極の製造方法

発明者： 西川 哲
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 清水 守 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-317215
公開番号（公開出願番号）：特開平5-152539
出願日： 1991年12月02日
公開日（公表日）： 1993年06月18日
要約：

【要約】【目的】 フィン形状の電極をドライエッチングにより形成できるようにした簡便なDRAMの電荷蓄積用キャパシタ電極の製造方法を提供する。【構成】 n+ 多結晶シリコン層27,29とノンドープ多結晶シリコン層又はP+ 多結晶シリコン層28とを、順次交互に同一装置内でのガスの切り換えにより多数層積層し、エッチング速度がn+ 多結晶シリコン層27,29とノンドープ多結晶シリコン層又はP+ 多結晶シリコン層28でエッチング速度が異なる条件でエッチングを行ないフィン状電極を形成する。

請求項（抜粋）：

(a)n+ 多結晶シリコン層とノンドープ多結晶シリコン層又はP+ 多結晶シリコン層とを順次交互に同一装置内でのガスの切り換えにより多数層積層する工程と、(b)前記n+ 多結晶シリコン層とノンドープ多結晶シリコン層又はP+ 多結晶シリコン層でエッチング速度が異なる条件でエッチングを行ないフィン状電極を形成する工程とを施すことを特徴とするDRAMの電荷蓄積用キャパシタ電極の製造方法。

IPC (4件)：

H01L 27/108 ,  H01L 21/205 ,  H01L 27/04 ,  H01L 21/28 301