特許
J-GLOBAL ID：200903077794773171
半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
三好 秀和 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-175484
公開番号（公開出願番号）：特開2001-358293
出願日： 2000年06月12日
公開日（公表日）： 2001年12月26日
要約：
【要約】【課題】 PADの配置によりマニュアル針等を設ける領域が制限されテストが困難となり、また、バウンダリスキャンテスト回路を用いて通常動作のクロックのサイクルタイムでのテストが困難であった。【解決手段】 シリアルスキャンチェインの初段のレジスタと接続され、テストデータTDIをレジスタ6へ供給するPAD1と、シリアルスキャンチェインの最後段のレジスタに接続されたPAD2と、テストクロックTCKを各レジスタ6へ供給するPAD3とを有し、レジスタ6は半導体チップの中央部に配置され、PAD1,2,3は半導体チップの周辺部に配置されている半導体装置。
請求項（抜粋）：
複数の入出力PADと、前記複数の入出力PAD内の入力PADのそれぞれに対応して設けられ、互いにシリアルに接続されてシリアルスキャンチェインを構成するレジスタと、前記シリアルスキャンチェインの初段のレジスタと接続され、外部から供給されるテストデータを入力し、前記レジスタへ供給するための第1のPADと、前記シリアルスキャンチェインの最終段のレジスタに接続された第2のPADと、外部から供給される第1のクロックを、前記シリアルスキャンチェインを構成する前記レジスタのそれぞれへ供給するための第3のPADとを備え、前記複数の入出力PADおよび前記シリアルスキャンチェインを構成する前記レジスタは、半導体チップの中央部に配置され、前記第1のPAD、前記第2のPAD、前記第3のPADは、前記半導体チップの周辺部に配置されていることを特徴とする半導体装置。
IPC (2件)：
Fターム (9件)：
5F038BE06
, 5F038BE07
, 5F038BE09
, 5F038CA10
, 5F038CD06
, 5F038DT04
, 5F038DT06
, 5F038DT15
, 5F038EZ20
