特許

J-GLOBAL ID：200903077797687845

半導体記憶装置

発明者： 貝原 光男
出願人/特許権者： 株式会社リコー
代理人 (1件)： 野口 繁雄
公報種別：公開公報
出願番号（国際出願番号）：特願平4-232785
公開番号（公開出願番号）：特開平6-060663
出願日： 1992年08月07日
公開日（公表日）： 1994年03月04日
要約：

【要約】【目的】 アクセス時間を短縮し、書込みモードと読出しモードでアクセス時間の差をなくす。【構成】 ダミーセル部12,14にはそれぞれ読出し完了検出回路16、書込み完了検出回路18が接続されている。プリチャージ制御回路22は読出し完了信号RE又は書込み完了信号EWを入力するとプリチャージ回路26によりビットラインのプリチャージ動作を開始させ、アドレス変化信号AT又はデータ変化信号DTを入力するとプリチャージを終了させる。これにより、前の読出しサイクルの後半又は前の書込みサイクルの後半でプリチャージが完了する。

請求項（抜粋）：

複数のアドレス信号に応じた特定のワードラインとプリチャージされた一対のビットラインとの交差部分に設けられたメモリセルを読み出すスタティックRAMからなる半導体記憶装置において、アドレス信号の変化を検出するアドレス変化検出回路と、メモリセルからのデータの読出し完了を検出する読出し完了検出回路と、メモリセルへのデータの書込み完了を検出する書込み完了検出回路と、前記アドレス変化検出回路によるアドレス変化信号によりワードラインを活性化し前記読出し完了検出回路による読出し完了信号又は前記書込み完了検出回路による書込み完了信号によりワードラインを非活性化するワードライン活性化回路と、前記読出し完了検出回路による読出し完了信号又は前記書込み完了検出回路による書込み完了信号によりビットラインのプリチャージを開始し、前記アドレス変化検出回路によるアドレス変化信号によりプリチャージを終了するプリチャージ制御回路と、を備えたことを特徴とする半導体記憶装置。請求項1に記載の半導体記憶装置。