特許
J-GLOBAL ID：200903077808245130
パルス幅制御装置
発明者：
出願人/特許権者：
代理人 (1件)：
木村 高久
公報種別：公開公報
出願番号（国際出願番号）：特願平4-338921
公開番号（公開出願番号）：特開平6-188691
出願日： 1992年12月18日
公開日（公表日）： 1994年07月08日
要約：
【要約】 (修正有)【目的】高速のクロックを用いることなく任意のパルス幅のパルス信号を発生する。【構成】それぞれ入力クロックCKの周期よりも短い遅延時間を有する複数の遅延ゲートDG0〜DGnをカスケード状に接続し、順次遅延した複数の出力信号CK0〜CKnを発生する遅延ゲート回路10を設け、複数の出力信号の中から入力クロックCKを一周期分遅延させた信号に最も近い信号を検出し、検出した信号に対応する遅延ゲートよりも前段の遅延ゲートの数に対応する分割最大数データA0〜Axを分割データ形成回路30により所望の分割数に対応して分割し、この分割データDDに対応して遅延ゲート回路10から出力される複数の出力信号CK0〜CKnの中から所望のタイミングで状態が変化する出力信号をマルチプレクサ40により選択したタイミングに対応してパルス幅が制御されたパルス信号OCKをパルス形成回路50で形成する。
請求項（抜粋）：
それぞれ入力クロックの周期よりも短い遅延時間を有する複数の遅延ゲートをカスケード状に接続し、各遅延ゲートの出力から前記入力クロックを各遅延ゲートの遅延時間に対応して順次遅延した複数の出力信号を発生する遅延ゲート回路と、前記遅延ゲート回路から出力される複数の出力信号の中から所望のタイミングで状態が変化する出力信号を選択する選択回路と、前記選択回路により選択された前記出力信号の状態変化タイミングに対応してパルス幅が制御されたパルス信号を発生するパルス発生回路とを具備したことを特徴とするパルス幅制御装置。
IPC (4件)：
H03K 3/017
, B41J 2/44
, H04N 1/04 104
, H04N 1/23 103
