特許
J-GLOBAL ID：200903077850095327
シナプス回路
発明者：
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出願人/特許権者：
代理人 (1件)：
柏木 明 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-079380
公開番号（公開出願番号）：特開平6-290286
出願日： 1993年04月06日
公開日（公表日）： 1994年10月18日
要約：
【要約】【目的】 パルス配置が異なるパルス列信号を繰返し生成し得るシナプス回路を提供する。【構成】 クロックパルスが入力する度に乱数信号を順次出力するn段のリニアフィードバックシフトレジスタ3と、予め所定の結合係数パルス数が保存された記憶部4と、この記憶部4に保存された結合係数パルス数とリニアフィードバックシフトレジスタ3が出力する乱数信号の値とを比較して結果の大小をパルス列信号として出力する比較器5と、この比較器5が出力するパルス列信号とパルス列で表現された入力パルス列信号との論理積を演算し演算結果を結合係数で重み付けされたパルス列信号として出力する論理積回路8とを備えたシナプス回路において、入力パルス列信号をリニアフィードバックシフトレジスタ3のクロックパルスとして用いるようにした。
請求項（抜粋）：
クロックパルスが入力する度に乱数信号を順次出力するn段のリニアフィードバックシフトレジスタと、予め所定の結合係数パルス数が保存された記憶部と、この記憶部に保存された結合係数パルス数と前記リニアフィードバックシフトレジスタが出力する乱数信号の値とを比較して結果の大小をパルス列信号として出力する比較器と、この比較器が出力するパルス列信号とパルス列で表現された入力パルス列信号との論理積を演算し演算結果を結合係数で重み付けされたパルス列信号として出力する論理積回路とを備えたシナプス回路において、前記入力パルス列信号を前記リニアフィードバックシフトレジスタのクロックパルスとして用いるようにしたことを特徴とするシナプス回路。
IPC (2件)：
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