特許

J-GLOBAL ID：200903077886233998

デジタル同期回路

発明者： 吉村 勉 ,  近藤 晴房
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 宮田 金雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-347448
公開番号（公開出願番号）：特開2001-168848
出願日： 1999年12月07日
公開日（公表日）： 2001年06月22日
要約：

【要約】【課題】 非同期である入力データ信号DINをサンプリングするときに発生するメタステーブルの影響を回避するときに、チップサイズや消費電力が大きくならないデジタル同期回路を得る。【解決手段】 デジタル同期回路は、複数のクロック信号CLK1〜CLKnを出力するクロック生成回路10と、入力データ信号DINがデータ入力端に与えられ、対応するクロック信号がクロック入力端に与えられた複数の第1のラッチ回路20と、制御信号LCが与えられることにより、対応する第1のラッチ回路20からの出力信号をラッチする複数の第2のラッチ回路30と、入力データ信号DINが与えられ、制御信号LCを生成する制御回路40とを含んでいる。制御回路40は、入力データ信号DINが変化してから所定の時間だけ遅延してから制御信号LCが出力される。

請求項（抜粋）：

複数のクロック信号を出力するクロック生成回路と、前記複数のクロック信号の各々に対応して設けられ、各々は入力データ信号がデータ入力端に与えられ、対応するクロック信号がクロック入力端に与えられている複数の第1のラッチ回路と、前記複数の第1のラッチ回路に対応して設けられ、各々は制御信号が与えられることにより、対応する第1のラッチ回路からの出力信号をそれぞれ保持する複数の第2のラッチ回路と、前記入力データ信号が与えられ、前記制御信号を生成する制御回路とを含み、前記制御回路は、前記入力データ信号が変化してから所定の時間だけ遅延してから前記制御信号が出力されるように構成されたデジタル同期回路。

Fターム (7件)：

5K047AA15 ,  5K047GG09 ,  5K047GG29 ,  5K047MM28 ,  5K047MM31 ,  5K047MM36 ,  5K047MM53