特許
J-GLOBAL ID：200903077947323537
フラッシュ・メモリ
発明者：
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出願人/特許権者：
代理人 (1件)：
平戸 哲夫
公報種別：公開公報
出願番号（国際出願番号）：特願平5-329285
公開番号（公開出願番号）：特開平7-192480
出願日： 1993年12月27日
公開日（公表日）： 1995年07月28日
要約：
【要約】【目的】消去特性の外部から供給される消去電圧に対する依存性及び消去特性の基板とフローティングゲートとの間の膜厚に対する依存性をなくし、外部から供給される消去電圧の変動及び基板とフローティングゲートとの間の膜厚のバラツキに対しても、期待した一定の消去特性を得ることができるようにする。【構成】ソース電流監視回路14及びnMOSトランジスタ15からなるソース電流制御回路により、消去時にメモリ・セル・トランジスタのソースに流れ込む電流Isの電流値が基準電流Irefの電流値と同一値になるようにする。
請求項（抜粋）：
半導体基板の一主面側に相対向して形成されたソース及びドレインと、これらソース及びドレイン間の半導体領域の上方に絶縁層を介して形成されたフローティングゲート及びコントロールゲートとを有し、書込みは、前記フローティングゲートに電子を注入することにより行われ、消去は、前記フローティングゲートに注入されている電子を前記ソースに引き抜くことにより行われるメモリ・セル・トランジスタを設けてなるフラッシュ・メモリにおいて、消去時、前記ソースに流れ込む電流が所定の電流値になっているか否かを判定し、前記所定の電流値となるように前記ソースに流れ込む電流を制御するソース電流制御回路を設けて構成されていることを特徴とするフラッシュ・メモリ。
FI (2件)：
G11C 17/00 530 D
, G11C 17/00 510 A
