特許

J-GLOBAL ID：200903077994438024

半導体集積回路装置の製造方法

発明者： 青木 英雄 ,  村田 純 ,  只木 ▲芳▼▲隆▼ ,  関口 敏宏 ,  川北 惠三 ,  帰山 敏之 ,  松永 勝稔 ,  斉藤 和彦 ,  西村 美智夫 ,  大塚 実 ,  湯原 克夫 ,  田中 道夫 ,  早川 崇 ,  趙 成洙 ,  江▲崎▼ 祐治
出願人/特許権者： 株式会社日立製作所 ,  日本テキサス・インスツルメンツ株式会社
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平8-154589
公開番号（公開出願番号）：特開平9-107082
出願日： 1996年06月14日
公開日（公表日）： 1997年04月22日
要約：

【要約】【課題】 スタックド・キャパシタ構造を有するDRAMのメモリアレイと周辺回路の段差を低減して配線や接続孔の形成を容易にする。【解決手段】 情報蓄積用容量素子Cの上部電極16を覆うBPSG膜17上に形成される第1層目の配線18A、18Bを周辺回路のみに配置し、メモリアレイには配置しないようにすることで、第1層目の配線18A、18Bを覆う酸化シリコン膜19をエッチバックして平坦化する際、高段差部であるメモリアレイの酸化シリコン膜19のエッチバック量を多くする。

請求項（抜粋）：

相対的に段差が低い第1領域と、相対的に段差が高い第2領域とを有する半導体基板上に多層配線を形成する半導体集積回路装置の製造方法であって、(a)相対的に段差が低い第1領域の第1絶縁膜上に第1層配線を形成した後、前記第1層配線を覆う第2絶縁膜を堆積する工程、(b)相対的に段差が高い第2領域の前記第2絶縁膜をエッチバックする工程、(c)前記第2絶縁膜上にスピンオングラス膜を塗布し、次いで、前記スピンオングラス膜上に第3絶縁膜を堆積する工程、(d)前記第1領域の第3絶縁膜上に第2層配線を形成すると共に、前記第2領域の第3絶縁膜上に第2層配線を形成する工程、を含むことを特徴とする半導体集積回路装置の製造方法。

IPC (5件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/3065 ,  H01L 27/04 ,  H01L 21/822

FI (5件)：

H01L 27/10 621 C ,  H01L 21/302 L ,  H01L 27/04 C ,  H01L 27/10 681 F ,  H01L 27/10 681 B