特許

J-GLOBAL ID：200903078076357867

RAM制御回路

発明者： 神津 達也
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平7-119522
公開番号（公開出願番号）：特開平8-314743
出願日： 1995年05月18日
公開日（公表日）： 1996年11月29日
要約：

【要約】【目的】RAMデータの二重化およびRAMデータの破壊検出を、マイクロプロセッサから高速に実行することを可能とし、高信頼性なマイクロプロセッサ制御システムを構築する。【構成】図1のRAM制御回路は、表1に示すようにマッピングされる。マイクロプロセッサ1よりアドレスA000〜AFFFH番地にメモリ書込み命令を実行するとバンク0RAM6,バンク1RAM7に同一データを書込み、アドレスB000〜BFFFH番地をメモリ読出し命令を実行するとバンク0RAM6,バンク1RAM7のデータが比較され不一致ならば、割込み信号8によってマイクロプロセッサ1に通知される。【効果】RAMデータの二重化、不一致検出をハードウェアにより実行するため高速に処理することができる。不一致検出時のソフトウェアと組合わせ信頼性が高いマイクロプロセッサ制御システムを構築することができる。

請求項（抜粋）：

マイクロプロセッサに接続される2バンクの外部RAMに対して、1回の書込み命令により同時に2つのバンクに書込みをおこない、1回の読出し命令により、2つのバンクのデータを読出し、不一致検出回路によりメモリデータの破壊を検出、マイクロプロセッサに割込み信号を通じて通知するRAM制御回路。

IPC (2件)：

G06F 11/16 310 ,  G06F 12/16 310

FI (2件)：

G06F 11/16 310 H ,  G06F 12/16 310 J