特許

J-GLOBAL ID：200903078079707451

半導体メモリ回路

発明者： 神先 幸子
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 桑井 清一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-359815
公開番号（公開出願番号）：特開平5-182456
出願日： 1991年12月27日
公開日（公表日）： 1993年07月23日
要約：

【要約】【目的】 本発明の目的は外部から指定された2つのカラム番地(開始番地、終了番地)の間のカラム番地のメモリセルにのみ、フラッシュライト時にカラーデータを書き込むことである。【構成】 半導体メモリ回路は外部から開始番地が指定された際にそのときのカラムデコーダ出力をラッチするラッチ回路と、終了番地が指定された際にそのときのカラムデコーダの出力をラッチするラッチ回路を各カラム番地毎に備え、それら出力と、1ビット前のフラッシュライトゲートの制御信号とで、制御されるフラッシュライトゲートを各カラム番地毎に備える。開始番地=1、終了番地=n+1とすると、フラッシュライトゲートφFWG1はハイレベル、φFWGn+1はロウレベルとなり、その間、φFWG2〜φFWGnまではハイレベルとなり、カラム番地1〜nにのみカラーデータが書き込まれる。その他のカラム番地はフラッシュライトゲートが開かないので前データが保持される。

請求項（抜粋）：

選択されたワード上の複数のカラム番地を割り当てられたメモリセルに、同時に同一データを書き込むことのできるフラッシュライト機能を有する半導体メモリ回路において、フラッシュライト時に書き込むカラムアドレスの範囲を任意に設定するためのアドレスを取り込み回路を有し、フラッシュライト時に書き込みデータをビット線に伝えるためのトランスファーゲートと、カラムデコーダの出力を保持するラッチ回路とを、各カラムアドレス毎に備え、核トランスファーゲートのゲートコントロール信号が1番地前のトランスファーゲートのゲートコントロール信号またはそれに相当する信号と、前記ラッチ回路の出力との論理で決定されることを特徴とする半導体メモリ回路。

IPC (4件)：

G11C 11/401 ,  G09G 5/00 ,  G09G 5/02 ,  G09G 5/36

FI (2件)：

G11C 11/34 371 H ,  G11C 11/34 371 E