メモリアクセス優先順位切替制御装置

発明者：
出願人/特許権者：
代理人 (1件)：山谷晧榮 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-294934
公開番号（公開出願番号）：特開2001-117860
出願日： 1999年10月18日
公開日（公表日）： 2001年04月27日
要約：

【要約】【課題】DMA転送に際し、各デバイスに対する優先順位を固定せずに、前サイクルの使用状態に応じて優先順位を決めることにより、特定のデバイスに優先順位が固定されることによるDMA転送ができずに常にアクセス待ちとなるデバイスが存在するという問題を改善すること。【解決手段】このため本発明ではLAN制御装置におけるメモリアクセス優先順位切替制御装置において、一定時間内に各デバイスに対するDMA転送を実行した回数を保持する回数保持手段3と、この一定時間内の各デバイスのメモリアクセス回数が少ない順位のものが次の一定時間のメモリアクセス優先順位が高くなるように優先順位を定める調停手段6と、DMAにおけるバス専有時間を測定し、このバス専有時間があらかじめ定められた規定時間を越えたとき遮断信号を出力する専有カウンタ手段5を具備したことを特徴とする。

請求項（抜粋）：

LAN制御装置におけるメモリアクセス優先順位切替制御装置において、一定時間内に各デバイスに対するDMA転送を実行した回数を保持する回数保持手段と、この一定時間内の各デバイスのメモリアクセス回数が少ない順位のものが次の一定時間のメモリアクセス優先順位が高くなるように優先順位を定める調停手段と、DMAにおけるバス専有時間を測定し、このバス専有時間があらかじめ定められた規定時間を越えたとき遮断信号を出力する専有カウンタ手段を具備したことを特徴とするメモリアクセス優先順位切替制御装置。

IPC (2件)：

G06F 13/362 510 , G06F 13/28 310

FI (2件)：

G06F 13/362 510 H , G06F 13/28 310 B

Fターム (9件)：

5B061BA01 , 5B061BA03 , 5B061BB04 , 5B061BB16 , 5B061BC02 , 5B061BC07 , 5B061DD11 , 5B061QQ04 , 5B061RR05

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