特許
J-GLOBAL ID：200903078103972552
半導体素子のキャパシタ製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
三枝 英二 (外8名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-341575
公開番号（公開出願番号）：特開2001-144272
出願日： 2000年11月09日
公開日（公表日）： 2001年05月25日
要約：
【要約】【課題】 Ta2O5キャパシタにおいてTa2O5誘電体膜とTiN上部電極間の界面反応による誘電体特性劣化を防ぐために、上部電極としてTaNを用いてTa2O5キャパシタの誘電体特性劣化を防止することは勿論のこと、TaNの高い仕事関数によるTa2O5キャパシタの漏れ電流特性を改善することのできる半導体素子のキャパシタ製造方法を提供すること。【解決手段】 本発明に係る半導体素子のキャパシタ製造方法は、半導体素子を形成するためのいろいろな要素が形成された基板上に下部電極を形成する段階と、前記下部電極上にTa2O5誘電体膜を形成する段階と、前記Ta2O5誘電体膜上にTaN膜からなる上部電極を形成する段階とを含んでなることを特徴とする。
請求項（抜粋）：
半導体素子を形成するためのいろいろな要素が形成された基板上に下部電極を形成する段階と、前記下部電極上にTa2O5誘電体膜を形成する段階と、前記Ta2O5誘電体膜上にTaN膜からなる上部電極を形成する段階とを含んでなることを特徴とする半導体素子のキャパシタ製造方法。
IPC (4件)：
H01L 27/108
, H01L 21/8242
, H01L 27/04
, H01L 21/822
H01L 27/10 651
, H01L 27/04 C
, H01L 27/10 621 C
