特許

J-GLOBAL ID：200903078165091668

半導体装置及びその製造方法

発明者： 八木下 淳史 ,  須黒 恭一
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-199590
公開番号（公開出願番号）：特開2000-022139
出願日： 1998年06月30日
公開日（公表日）： 2000年01月21日
要約：

【要約】【課題】MOSFETのゲート絶縁膜に高誘電体又は強誘電体を用いつつ、ゲート絶縁膜のシリコン酸化膜換算実効膜厚を薄くしながらも、リーク電流を抑制する。【解決手段】(111)シリコン基板10上のソースドレイン領域11に挟まれた領域に、ゲート絶縁膜20を介してメタルゲート電極15が形成されている。そして、ゲート絶縁膜20が、(111)シリコン基板10の最表面のシリコン原子に酸素が結合して形成された単層のSi-O結合層12と、シリコン窒化膜13、Ta2 O5 14を含む積層膜で構成されている事である。

請求項（抜粋）：

(111)シリコン基板上に形成されたMOSFETを含む半導体装置であって、前記MOSFETのゲート絶縁膜は、前記シリコン基板の最表面のシリコン原子と酸素原子とが結合した単層のSi-O結合層と、このSi-O結合層上に形成され、高誘電体又は強誘電体からなる絶縁層とを含んで形成されていることを特徴とする半導体装置。

Fターム (27件)：

5F040DA00 ,  5F040DA13 ,  5F040DC01 ,  5F040EC01 ,  5F040EC04 ,  5F040EC08 ,  5F040EC10 ,  5F040ED02 ,  5F040ED03 ,  5F040EF02 ,  5F040EF11 ,  5F040EH01 ,  5F040EH02 ,  5F040EH05 ,  5F040EJ03 ,  5F040EJ09 ,  5F040EK05 ,  5F040FA01 ,  5F040FA02 ,  5F040FB02 ,  5F040FB05 ,  5F040FB07 ,  5F040FB08 ,  5F040FC02 ,  5F040FC06 ,  5F040FC10 ,  5F040FC28