特許

J-GLOBAL ID：200903078198378300

半導体基板の形成方法

発明者： 青山 亨
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 鈴木 章夫
公報種別：公開公報
出願番号（国際出願番号）：特願平8-120089
公開番号（公開出願番号）：特開平9-307084
出願日： 1996年05月15日
公開日（公表日）： 1997年11月28日
要約：

【要約】【課題】 SOI基板を貼り合わせ法により形成すると、SOI層の膜厚の均一性が低く、改良した貼り合わせ法では結晶欠陥が増大する。【解決手段】 単結晶シリコン基板1の表面に薄いシリコン酸化膜2が存在した状態で単結晶シリコン膜3をエピタキシャル成長したデバイス基板10と、表面にシリコン酸化膜4を有する基板5からなる支持基板11とをエピタキシャル成長膜3を接合面として貼り合わせ、かつデバイス基板10を単結晶シリコン基板1側から薄いシリコン酸化膜2に達するまで除去し、支持基板11上にエピタキシャル成長膜3が残されたSOI基板を形成する。

請求項（抜粋）：

絶縁膜上に単結晶シリコン膜を有する半導体基板(以下、SOI基板と称する)の形成方法であって、単結晶シリコン基板の表面に薄いシリコン酸化膜が存在した状態で単結晶シリコンをエピタキシャル成長したデバイス基板と、支持基板とを前記エピタキシャル成長膜を接合面として貼り合わせ、かつ前記デバイス基板を前記薄いシリコン酸化膜に達するまで除去する工程を含むことを特徴とする半導体基板の形成方法。

IPC (4件)：

H01L 27/12 ,  H01L 21/02 ,  H01L 21/20 ,  H01L 21/306

FI (4件)：

H01L 27/12 B ,  H01L 21/02 B ,  H01L 21/20 ,  H01L 21/306 B

引用特許：

審査官引用 (3件)

• 特開昭63-065648
  
• 半導体基板の製造方法
  公報種別：公開公報   出願番号：特願平3-276742   出願人：新日本製鐵株式会社
• 半導体基板の作製方法
  公報種別：公開公報   出願番号：特願平4-016523   出願人：キヤノン株式会社