特許
J-GLOBAL ID：200903078231701200
セレクタ回路およびマルチポートメモリセル
発明者：
出願人/特許権者：
代理人 (1件)：
若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平5-262300
公開番号（公開出願番号）：特開平7-122073
出願日： 1993年10月20日
公開日（公表日）： 1995年05月12日
要約：
【要約】【目的】チップ上の占有面積を削減でき、大規模構成とすることが可能であって、高速化を実現できるセレクタ回路を提供する。【構成】第1および第2のポートを有しN行M列(ここではM=1)に並ベられたマルチポートメモリセル15と、行ごとに第1のポートを選択するための第1のポート用の制御回路11と、列ごとに第2のポートを選択するための第2のポート用の制御回路12と、第1のポートを使用してMビット単位でデータを読み出す第1のポート用の書き込み読み出し回路13と、第2のポートを使用してNビット単位でデータを書き込む第2のポート用の書き込み読み出し回路14とを設ける。
請求項（抜粋）：
第1および第2のポートを有しN行M列に並ベられたマルチポートメモリセルと、行ごとに前記第1のポートを選択するための第1の選択手段と、列ごとに前記第2のポートを選択するための第2の選択手段と、前記第1のポートを使用してMビット単位でデータを読み出すメモリ読み出し手段と、選択された列に前記第2のポートを使用してNビット単位でデータを書き込むメモリ書き込み手段とを有し、前記第1のポートが列方向に隣接するマルチポートメモリセル間で共通接続され、M>1の場合には行方向に隣接するマルチポートメモリセル間で前記第2のポートが共通接続されているセレクタ回路。
IPC (2件)：
引用特許：
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