特許
J-GLOBAL ID：200903078309768994
磁気抵抗メモリおよびその読み出し方法
発明者：
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出願人/特許権者：
代理人 (1件)：
山本 秀策
公報種別：公開公報
出願番号（国際出願番号）：特願2001-266554
公開番号（公開出願番号）：特開2002-133856
出願日： 2001年09月03日
公開日（公表日）： 2002年05月10日
要約：
【要約】【課題】 メモリセルの構造物(すなわち、磁気抵抗メモリ)内の磁気抵抗メモリセルの信頼できる書込み、読み出し、および消去のための適切なアーキテクチャを提供することである。【解決手段】 本発明の磁気抵抗メモリは、複数の行および/または複数の列に配置された磁気抵抗メモリセルの構造物と、列に属するメモリセルの第1の電極に接続された列の各々のためのビット線と、行に属するメモリセルの第2の電極に接続された行の各々のためのワード線と、スイッチング素子を介して、ワード線の第1の端部に個別に接続することができる読み出し電圧源と、その少なくとも1つの入力が、スイッチング素子により、ビット線の第1の端部に、評価線を介して、個別に接続可能である、電圧評価手段とを備え、それにより上記目的が達成される。
請求項（抜粋）：
磁気抵抗メモリであって、複数の行および/または複数の列に配置された磁気抵抗メモリセル(3a,b,c,d)の構造物と、該列に属する該メモリセル(3a,b,c,d)の第1の電極に接続された該列の各々のためのビット線(4a,b)と、該行に属する該メモリセル(3a,b,c,d)の第2の電極に接続された該行の各々のためのワード線(5a,b)と、スイッチング素子(6a,6b,16)を介して、該ワード線の第1の端部に個別に接続することができる読み出し電圧源(U1)と、その少なくとも1つの入力が、スイッチング素子(8a,8b,11)により、該ビット線(4a,4b)の第1の端部に、評価線を介して、個別に接続可能である、電圧評価手段(2)とを備え、第1の終端レジスタ(R1)が該評価線(10)から分岐し、該評価線に接続された入力を有し、その出力が、スイッチング素子(7a,7b,9a,9b)を介して、該ビット線(4a,4b)およびワード線(5a,5b)の第2の端部に個別に接続可能であるインピーダンス変換器(1)を特徴とする、磁気抵抗メモリ。
IPC (2件)：
FI (3件)：
G11C 11/15
, G11C 11/14 A
, G11C 11/14 E
