特許

J-GLOBAL ID：200903078312312110

デユーテイ比補正回路

発明者： 関 信介
出願人/特許権者： 株式会社アドバンテスト
公報種別：公開公報
出願番号（国際出願番号）：特願平7-090367
公開番号（公開出願番号）：特開平8-265112
出願日： 1995年03月23日
公開日（公表日）： 1996年10月11日
要約：

【要約】【目的】 高周波発振回路において、デユーテイ・サイクル比率を50%に自動補正を行うデユーテイ比補正回路を提供する。【構成】 発振部とコンデンサと抵抗とオア・ゲートを有する高周波回路において、オア・ゲート43の出力をフイードバックするRC積分回路61を設けて監視してデユーテイ・サイクル比率に応じてDC電圧を検出してバッファ62に入力するその出力を誤差検出器63に入力する、デユーテイ・サイクル比率50%のDC電圧を基準にしてデユーテイ・サイクルのズレを0vからの電圧のズレに変換した誤差検出器63は積分器64に入力する誤差検出器63の出力が0v以外のとき(デユーテイ・サイクル比率50%以外)はコンデンサ46を充放電して補正電圧を作る、誤差検出器63の出力が0vになった時点で補正電圧を保持する、積分器64で作られた補正電圧を補正値加算器65がしきい値電圧Vth20端子に印加する。

請求項（抜粋）：

発振部とコンデンサと抵抗とオア・ゲートとしきい値電圧供給端子を有するデユーテイ比補正回路において、オア・ゲート(43)の出力をフイードバックする抵抗(52)とコンデンサ(32)で構成されたRC積分回路(61)を設け、RC積分回路(61)と誤差検出器(63)の相互干渉をなくするためにオペ・アンプ(45)で構成されたバッファ(62)を設け、RC積分回路(61)からバッファ(62)を経由したデューテイ・サイクル比率50%の場合を基準にした電圧のズレに変換する抵抗(53、54)とオペ・アンプ(46)とVref2の端子で構成された誤差検出器(63)を設け、誤差検出器(63)の出力がデューテイ・サイクル比率50%以外のときは補正電圧を作り、デューテイ・サイクル比率50%のときは補正電圧を保持する抵抗(55)とコンデンサ(33)とオペ・アンプ(46)で構成された積分器(64)を設け、積分器(64)で作られた補正電圧をオア・ゲート(43)のしきい値電圧Vth(20)の端子に印加する抵抗(56、57)とオペ・アンプ(48)とVref1端子で構成された補正値加算器(65)を設け、以上の構成を具備することを特徴とするデユーテイ比補正回路。

IPC (4件)：

H03K 5/04 ,  G01R 29/02 ,  G01R 31/3183 ,  G01R 31/28

FI (4件)：

H03K 5/04 ,  G01R 29/02 C ,  G01R 31/28 Q ,  G01R 31/28 M