特許

J-GLOBAL ID：200903078335358850

半導体装置

発明者： 小野田 邦広 ,  大島 久純
出願人/特許権者： 株式会社デンソー
代理人 (1件)： 恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平9-272928
公開番号（公開出願番号）：特開平11-112000
出願日： 1997年10月06日
公開日（公表日）： 1999年04月23日
要約：

【要約】【課題】工程数の増大なしに、低耐圧系と高耐圧系の2種類のトランジスタを製造することができる半導体装置を提供する。【解決手段】シリコン基板1の上に絶縁膜を介して低電圧用MOSトランジスタQ1と高電圧用MOSトランジスタQ2が形成されている。低電圧用MOSトランジスタQ1において、ソース・ドレイン・チャネル領域を有する単結晶シリコン層3の上に第1のゲート絶縁膜5を介してポリシリコンゲート電極6が配置されている。高電圧用MOSトランジスタQ2において、ソース・ドレイン・チャネル領域を有する単結晶シリコン層4の下に、第1のゲート絶縁膜5と異なる厚さの第2のゲート絶縁膜2aを介してポリシリコンゲート電極17が配置されている。低電圧用MOSトランジスタQ1のチャネル長L1と高電圧用MOSトランジスタQ2のチャネル長L2とが異なっている。

請求項（抜粋）：

半導体基板の上に絶縁膜を介して第1および第2のMOSトランジスタが形成された半導体装置であって、第1のMOSトランジスタにおいてソース・ドレイン・チャネル領域を有する第1の半導体層の上に第1のゲート絶縁膜を介して第1のゲート電極を配置するとともに、第2のMOSトランジスタにおいてソース・ドレイン・チャネル領域を有する第2の半導体層の下に前記第1のゲート絶縁膜と異なる厚さの第2のゲート絶縁膜を介して第2のゲート電極を配置したことを特徴とする半導体装置。

IPC (3件)：

H01L 29/786 ,  H01L 27/08 331 ,  H01L 21/336

FI (8件)：

H01L 29/78 622 ,  H01L 27/08 331 E ,  H01L 29/78 616 S ,  H01L 29/78 617 J ,  H01L 29/78 617 S ,  H01L 29/78 626 C ,  H01L 29/78 627 D ,  H01L 29/78 627 A