特許
J-GLOBAL ID:200903078342826240
MIS型FETの製造方法
発明者:
,
,
出願人/特許権者:
代理人 (1件):
松山 允之
公報種別:公開公報
出願番号(国際出願番号):特願2004-263783
公開番号(公開出願番号):特開2006-080354
出願日: 2004年09月10日
公開日(公表日): 2006年03月23日
要約:
【課題】 ダマシン構造のゲート電極を備えたMIS型FETにおいて、高い電流駆動能力と低消費電力とを有するMIS型FETの製造方法を提供する。【解決手段】 シリコン基板1の表面部にソース/ドレイン拡散層(14,15)を形成し、その表面にシリサイド層17を形成する。そして、ゲート側壁(12,13)で区画されたゲート開口溝20底部のシリコン基板1表面に、550°C以下の温度で界面層21を形成し、ゲート開口溝20内、界面層21および層間絶縁膜19を被覆するようにHigh-k膜22を堆積させ、酸化性雰囲気中550°C以下の温度での熱処理を施す。そして、全面を被覆する導電体膜23およびメタル膜24を形成した後、CMP法により層間絶縁膜19上の不要部分を研磨除去しダマシン構造のメタルゲート電極を備えたMIS型FETを形成する。【選択図】 図4
請求項(抜粋):
半導体基板上にソース/ドレイン領域を構成する不純物拡散層を形成する工程と、
前記不純物拡散層の所定領域に金属珪化物を形成する工程と、
前記半導体基板上に550°C以下の温度で絶縁膜を形成する工程と、
前記絶縁膜中に、前記不純物拡散層に対し自己整合的であって前記ソース/ドレイン領域間の半導体基板表面に達する溝を形成する工程と、
前記溝の底部の半導体基板表面に550°C以下の温度でシリコン酸化膜を主成分とする界面層を形成する工程と、
少なくとも前記界面層を被覆するように、二酸化シリコン膜より誘電率の高い高誘電率膜を形成する工程と、
前記高誘電率膜を、酸化性雰囲気中であって550°C以下の温度において熱処理する工程と、
前記高誘電率膜を被覆し前記溝内を充填する金属膜を形成する工程と、
前記溝外に形成されている前記高誘電率膜および前記金属膜を除去する工程と、
を有することを特徴とするMIS型FETの製造方法。
IPC (7件):
H01L 29/78
, H01L 21/28
, H01L 21/336
, H01L 27/092
, H01L 21/823
, H01L 29/423
, H01L 29/49
FI (6件):
H01L29/78 301G
, H01L21/28 301R
, H01L21/28 301S
, H01L29/78 301P
, H01L27/08 321D
, H01L29/58 G
Fターム (109件):
4M104BB13
, 4M104BB14
, 4M104BB16
, 4M104BB17
, 4M104BB18
, 4M104BB20
, 4M104BB21
, 4M104BB24
, 4M104BB25
, 4M104BB26
, 4M104BB27
, 4M104BB28
, 4M104BB29
, 4M104BB30
, 4M104BB31
, 4M104BB32
, 4M104BB33
, 4M104BB34
, 4M104BB36
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, 4M104CC05
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, 4M104DD03
, 4M104DD04
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, 4M104DD52
, 4M104DD53
, 4M104DD61
, 4M104DD79
, 4M104FF06
, 4M104FF13
, 4M104GG09
, 4M104GG10
, 4M104GG14
, 5F048AA08
, 5F048AC03
, 5F048BA01
, 5F048BA15
, 5F048BB08
, 5F048BB09
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, 5F048BB12
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, 5F140CB08
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, 5F140CC03
, 5F140CC08
, 5F140CC12
, 5F140CE07
, 5F140CE20
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