特許

J-GLOBAL ID：200903078359024929

ディレイ・ライン較正回路

発明者： ジョン・ファレイ・ユーウェン ,  フランク・デイヴィッド・フェライオロ ,  ジョン・エドウィン・ガースバーク ,  イリヤ・ヨセフォヴィッチ・ノーヴォク
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 頓宮 孝一 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-196066
公開番号（公開出願番号）：特開平7-142997
出願日： 1991年07月11日
公開日（公表日）： 1995年06月02日
要約：

【要約】【目的】可変ディレイ素子を持つディレイ・ラインの連続較正を可能にする。【構成】較正ループは、第1入力として、ディレイ・ラインへ供給されたローカル・クロックを受理し、第2入力として、n個の素子を持つディレイ・ラインのn個目のディレイ素子によって生成されたディレイ・クロックを受理する位相検出器を有する。ディレイ・ラインのディレイ素子のうち、少なくとも1個は可変ディレイ素子である。検出器は、第1入力と、第2入力に供給されたクロックから導かれた位相差信号を出力する。制御回路20、24は、検出器から位相差信号を受理し、対応する制御信号を生成する。制御信号は、ディレイ・ラインのディレイを変化させるために、少なくとも1個の可変ディレイ素子に供給される。

請求項（抜粋）：

入力がクロックを受理するように接続され、n個のディレイ素子が直列に接続され、該n個の各ディレイ素子が、位相の異なるディレイ・クロックを出力し、該n個のディレイ素子の少なくとも1個が、可変ディレイ素子より成り、該可変ディレイ素子が、該素子に供給される制御信号の関数としてのディレイ・クロックを生成する、ディレイ・ラインの較正回路であって、上記ディレイ・ラインに供給されたクロックと、該ディレイ・ラインの直列に接続されたn個目のディレイ素子から出力されたディレイ・クロックとを入力として受理するように接続され、該クロック入力の位相差を表わす信号を出力する、位相検出器と、上記位相差信号を受理して制御信号を生成するために上記位相検出器に関連づけられた制御回路と、上記少なくとも1個のディレイ素子に上記制御信号を供給する手段とを含み、上記制御回路によって生成された上記制御信号により、上記n個目のディレイ素子から出力された上記ディレイ・クロックが、上記供給されたクロックに対して所望の位相オフセットに近づくように上記少なくとも1個のディレイ素子のディレイを変化させる、ディレイ・ライン較正回路。

引用特許：

審査官引用 (3件)

• 特開昭60-103731
  
• 特公昭61-005100
  
• 特開昭56-162580