特許

J-GLOBAL ID：200903078389008065

直並列変換回路

発明者： 中尾 憲司
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 早瀬 憲一
公報種別：公開公報
出願番号（国際出願番号）：特願平5-145885
公開番号（公開出願番号）：特開平7-007438
出願日： 1993年06月17日
公開日（公表日）： 1995年01月10日
要約：

【要約】【目的】 直並列変換回路において、ノイズの混入を検出したとき、誤った変換結果を出力しないで前の結果を保持できるものを得る。【構成】 シフトレジスタ200によりスタート信号をシフトし、シフトレジスタ200の並列出力信号によりイネーブルとなるレジスタ201により、直並列変換すべきデータをラッチし、デコーダ207によりシフトレジスタ200からの並列出力パルスが正しくかつデータロード信号がイネーブル状態となった時を検出し、デコーダ207検出出力によりイネーブルとなるレジスタ202によりレジスタ201出力を含むデータをラッチしパラレルデータに変換する。

請求項（抜粋）：

直並列変換すべき各サイクルのシリアルデータの先頭を示すスタート信号をクロックに同期してシフトするシフトレジスタと、該シフトレジスタに含まれる記憶手段の出力信号によりイネーブルとなり、上記直並列変換すべき各サイクルに含まれるシリアルデータを上記クロックに同期してラッチする第1のレジスタと、上記シフトレジスタから出力されるパルス、及び並列出力すべきデータをロードする旨のデータロード信号に基づいてロードイネーブル信号を出力するデコーダと、上記ロードイネーブル信号によりイネーブルとなり上記第1のレジスタの出力及び上記シリアルデータをラッチしてパラレルデータに変換して出力する第2のレジスタとを備えたことを特徴とする直並列変換回路。