特許
J-GLOBAL ID：200903078396543480
不揮発性半導体記憶装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
菅野 中
公報種別：公開公報
出願番号（国際出願番号）：特願平4-025679
公開番号（公開出願番号）：特開平5-190865
出願日： 1992年01月16日
公開日（公表日）： 1993年07月30日
要約：
【要約】【目的】 EPROMの高集積化と、高集積化をした場合の半導体基板への接合リーク電流の増加を防ぐ。【構成】 半導体基板1の上に第1の絶縁膜2,第1の非晶質シリコン膜3,第1のゲート絶縁膜4,第1の多結晶シリコン膜5,第2のゲート絶縁膜6,第2の多結晶シリコン膜7を順次積層形成し、素子分離領域9のみを露出させるようにパターンニングマスク8を用いて第2の多結晶シリコン膜7から第1の非晶質シリコン膜3までのエッチングを行う。その後、制御ゲート電極などを経て、ドレイン領域22,ソース領域23を第1の非晶質シリコン膜3上に形成する。これにより、浮遊ゲート電極と素子分離領域は自己整合的に形成されるので高集積化が可能、また基板上に拡散層を形成しないのでリーク電流が生じない。
請求項（抜粋）：
制御ゲート電極と浮遊ゲート電極を有する2層ゲート電極構造の不揮発性半導体記憶装置の製造方法において、半導体基板の表面に第1の絶縁膜,第1の半導体材料膜,第1のゲート絶縁膜,第2の半導体材料膜,第2のゲート絶縁膜,第3の半導体材料膜を順次積層し形成する工程と、所定領域の前記第3の半導体材料膜,第2のゲート絶縁膜,第2の半導体材料膜,第1のゲート絶縁膜,第1の半導体材料膜を順次選択的に除去する工程と、第2の絶縁膜を形成しエッチバックする工程と、第4の半導体材料膜を積層し形成する工程とを含むことを特徴とする不揮発性半導体記憶装置の製造方法。
IPC (2件)：
H01L 29/788
, H01L 29/792
