特許

J-GLOBAL ID：200903078400415786

半導体記憶装置およびその製造方法

発明者： 大野 圭一
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平10-331243
公開番号（公開出願番号）：特開2000-156479
出願日： 1998年11月20日
公開日（公表日）： 2000年06月06日
要約：

【要約】【課題】MIM構造のシリンダ型キャパシタを有する半導体記憶装置において、電極側壁部の密着層あるいはバリア層に起因する容量損失や接合リークが防止され、かつシリコンと電極材料との反応が防止された半導体記憶装置およびその製造方法を提供する。【解決手段】半導体基板上に形成され、ポリシリコンプラグ4が埋め込まれたコンタクトホール3を有する層間絶縁膜1と、プラグ4の上部を被覆するバリア層5と、バリア層5の上部に筒状に形成された下部電極8と、下部電極8の表面に形成された誘電体からなるキャパシタ絶縁膜9と、キャパシタ絶縁膜9の表面に形成された上部電極10とを有する半導体記憶装置およびその製造方法。

請求項（抜粋）：

能動素子が形成された半導体基板と、前記半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜に設けられた、前記能動素子の表面まで達するコンタクトホールと、前記コンタクトホール内に形成された、導電体からなるプラグと、前記層間絶縁膜の表面に、少なくとも前記プラグの上部を被覆するように形成されたバリア層と、前記バリア層上部に形成された底面と、前記底面から上方に形成された側面からなる筒状の下部電極と、前記下部電極の表面に形成された、誘電体からなるキャパシタ絶縁膜と、前記キャパシタ絶縁膜の表面に形成された上部電極とを有する半導体記憶装置。

IPC (2件)：

H01L 27/108 ,  H01L 21/8242

Fターム (19件)：

5F083AD24 ,  5F083GA21 ,  5F083GA22 ,  5F083GA30 ,  5F083JA06 ,  5F083JA14 ,  5F083JA32 ,  5F083JA33 ,  5F083JA35 ,  5F083JA39 ,  5F083JA40 ,  5F083JA56 ,  5F083MA05 ,  5F083MA06 ,  5F083MA18 ,  5F083PR05 ,  5F083PR34 ,  5F083PR39 ,  5F083PR40