特許

J-GLOBAL ID：200903078434297480

乗算回路

発明者： 小野寺 清光 ,  林 等
出願人/特許権者： 日本電信電話株式会社
代理人 (1件)： 小林 将高
公報種別：公開公報
出願番号（国際出願番号）：特願平5-078540
公開番号（公開出願番号）：特開平6-266863
出願日： 1993年03月15日
公開日（公表日）： 1994年09月22日
要約：

【要約】【目的】 トランジスタの縦積み段階数を最小限に抑え、低電圧化に有利とする。【構成】 トランジスタQ1 とQ2 、Q3 とQ4 のドレイン同士を共通接続させた差動トランジスタ回路と、第1の入力端子対(第1、第2端子1と2)と第2の入力端子対(第3、第4端子3と4)とを有し、各端子1〜4間にそれぞれm:nのインピーダンスZ1 〜Z4 を接続し、各端子1〜4の隣接間の接続端子A〜Dの電位それぞれをm:nに分割し、この接続端子A〜Dを差動トランジスタ回路のトランジスタQ1 〜Q4 のゲートにそれぞれ印加したことを特徴としている。

請求項（抜粋）：

第1及び第2のトランジスタのドレイン端子またはコレクタ端子が共通接続され、第3及び第4のトランジスタのドレイン端子またはコレクタ端子が共通接続されている差動トランジスタ回路と、前記差動トランジスタ回路の各ソース端子に共通接続された定電流源と、第1端子と第2端子で構成される第1の入力端子対と、第3端子と第4端子で構成される第2の入力端子対において、前記第1端子と第3端子のm:n内分電位を第1のトランジスタのゲート端子またはベース端子に、前記第2端子と第4端子のm:n内分電位を第2のトランジスタのゲート端子またはベース端子に、前記第1端子と第4端子のm:n内分電位を第3のトランジスタのゲート端子またはベース端子に、前記第2端子と第3端子のm:n内分電位を第4のトランジスタのゲート端子またはベース端子に各々与えるインピーダンス回路と、を備えたことを特徴とする乗算回路。