特許

J-GLOBAL ID：200903078473340342

PLL回路

発明者： 吉田 昭行 ,  高野 一博 ,  安藤 秀樹 ,  綱島 修二
出願人/特許権者： ソニー株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平8-219847
公開番号（公開出願番号）：特開平10-065659
出願日： 1996年08月21日
公開日（公表日）： 1998年03月06日
要約：

【要約】【課題】 ディジタル信号記録再生装置等で使用されるPLL回路において、ロックレンジを広くでき、かつ疑似ロックを防止して、任意の転送レートでディジタルデータを出力できるようにする。【解決手段】 このPLL回路は、基本的に、PFD11と、LPF12と、エラー加算回路13と、VCO14と、分周器15とによってできる第1の位相ループと、PFD17と、LPF18と、エラー加算回路13と、VCO14と、分周器15とによってできる第2の位相ループとによって構成されている。第2の位相ループによって、VCO14の発振周波数は、システムクロックに引き込まれる。よって、VCO14のロックレンジを広くとっても、疑似ロックの発生を防止することができ、システムクロックの切り換えに応じて、ディジタルデータの転送レートを任意に変えることができる。

請求項（抜粋）：

ディジタル信号により変調されたディジタル変調信号からクロックを生成するPLL(Phase Locked Loop )回路において、前記ディジタル変調信号とVCO(Voltage Controlled Oscillator) の発振クロックとの位相を比較する第1の位相比較器と、連続したシステムクロックと前記VCOの発振クロックとの位相を比較する第2の位相比較器と、前記第1の位相比較器の位相エラーと、前記第2の位相比較器の位相エラーとを加算し、前記加算した位相エラーを前記VCOにフィードバックする加算器と、を有することを特徴とするPLL回路。

IPC (4件)：

H04L 7/033 ,  G11B 20/10 301 ,  H03L 7/085 ,  H04L 27/00

FI (4件)：

H04L 7/02 B ,  G11B 20/10 301 Z ,  H03L 7/08 A ,  H04L 27/00 Z