特許
J-GLOBAL ID：200903078484605011
PLL回路
発明者：
出願人/特許権者：
代理人 (1件)：
▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願2001-145739
公開番号（公開出願番号）：特開2002-344311
出願日： 2001年05月16日
公開日（公表日）： 2002年11月29日
要約：
【要約】【課題】 定常位相誤差を極力少なくすると共に、ジッタを最小限に抑えて安定な動作が可能なPLL回路を得る。【解決手段】 位相比較出力の積分項を完全積分器2により得てリミッタ4によりリミッタをかける。また、位相比較出力の比例項を不完全積分器3により得て、リミッタ4の出力と加算器5にて加算し、この加算出力をVCO6の抑制電圧とする。これにより、定常位相誤差を少くし、出力ジッタ量が最小となる。
請求項（抜粋）：
電圧制御発振器の出力と外部信号との位相差を検出してこの位相差に応じて前記電圧制御発振器を制御するようにしたPLL回路であって、前記位相差の積分項のリミッタを経た出力と前記位相差の比例項との加算信号を前記電圧制御発振器の制御電圧としたことを特徴とするPLL回路。
Fターム (10件)：
5J106AA04
, 5J106BB01
, 5J106CC01
, 5J106CC21
, 5J106CC41
, 5J106CC52
, 5J106DD04
, 5J106DD13
, 5J106JJ04
, 5J106KK25
