特許

J-GLOBAL ID：200903078545015778

強誘電体メモリ及びその製造方法

発明者： 落合 昭彦
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平8-211203
公開番号（公開出願番号）：特開平10-056148
出願日： 1996年08月09日
公開日（公表日）： 1998年02月24日
要約：

【要約】【課題】キャパシタを立体構造にして蓄積電荷容量を確保すると共に、セル面積の縮小、平坦化プロセスの簡略化を達成することができる強誘電体メモリ及びその製造方法を提供する。【手段】絶縁性基板21表面に存する半導体層11と、半導体層11に形成されている電界効果型トランジスタSTと、電界効果型トランジスタSTの拡散層と接続し、絶縁性基板内に埋め込まれている柱状の下部電極31と、下部電極31の周囲の一部又は全部を覆っている強誘電体膜32と、強誘電体膜32を覆っている上部電極33とを有する構造とする。その製造方法は、半導体基板面に絶縁膜を形成し、この絶縁膜に半導体基板面に達する接続孔を形成した後、これを導電性材料で埋め込み、プラグを形成するのと同じ工程で柱状の下部電極を形成しキャパシタを形成する。その後。張り合わせ方式で基板を接合する。

請求項（抜粋）：

絶縁性基板表面に存する半導体層と、該半導体層に形成されている電界効果型トランジスタと、該電界効果型トランジスタの拡散層と接続し、上記絶縁性基板内に埋め込まれている柱状の下部電極と、該下部電極の周囲の一部又は全部を覆っている強誘電体膜と、該強誘電体膜を覆っている上部電極とを有することを特徴とする強誘電体メモリ。

IPC (3件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/105

FI (2件)：

H01L 27/10 651 ,  H01L 27/10 441