特許

J-GLOBAL ID：200903078557476916

DCテスト回路及び集積回路装置

発明者： 前田 慶一
出願人/特許権者： 東芝マイクロエレクトロニクス株式会社 ,  株式会社東芝
代理人 (1件)： 三好 秀和 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-065647
公開番号（公開出願番号）：特開2000-258505
出願日： 1999年03月11日
公開日（公表日）： 2000年09月22日
要約：

【要約】【課題】 多端子LSIのDCテストを少数端子のテスタで行うことにより、多端子LSIのDCテストにかかる費用を低減すること。【解決手段】 テスト時、マルチプレクサ22が入力端子側を選択するように切り替わり、各出力バッファ21に期待値を入力する。各出力バッファ21の出力信号は各差動増幅回路により基準値と比較され、その比較結果がAND回路又はOR回路に入力される。AND回路又はOR回路は前記比較結果から前記出力バッファ中1個でも異常があるとこれを検出し得るひとつの信号を作成し、これをテスト結果出力端子からテスタ側のLSIテスタ期待値比較回路に入力して、DCテストの正常異常を判定させる。期待値としてハイレベルが入力された場合にAND回路の出力がローレベルである場合、期待値としてローレベルが入力された場合に、OR回路の出力がハイレベルである場合はDCテスト異常と判定される。

請求項（抜粋）：

LSIチップに電気的特性試験を施すDCテスト回路において、前記LSIチップの複数の出力バッファに同一の期待値信号を同時に入力する手段と、前記複数の出力バッファの各出力信号を基準値と比較する手段と、前記比較結果から前記出力バッファ中1個でも異常があるとこれを検出し得るひとつの信号を作成する手段と、前記作成された信号を1個の端子からLSIテスタに出力する手段と具備し、前記LSIテスタは入力された信号と前記テスト信号を比較してDCテストの正常異常を検出することを特徴とするDCテスト回路。

FI (2件)：

G01R 31/28 D ,  G01R 31/28 V

Fターム (7件)：

2G032AA00 ,  2G032AB02 ,  2G032AD01 ,  2G032AE07 ,  2G032AE08 ,  2G032AK14 ,  2G032AK15