特許
J-GLOBAL ID：200903078567436432
論理回路
発明者：
出願人/特許権者：
代理人 (1件)：
長谷川 芳樹 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-213955
公開番号（公開出願番号）：特開平5-055888
出願日： 1991年08月26日
公開日（公表日）： 1993年03月05日
要約：
【要約】【目的】出力レベルの変動を押さえる。【構成】この論理回路は、入力バッファ103,論理演算部101,出力バッファ102,出力バッファ102に制御電圧VCSを出力する制御回路110を有している。出力バッファ102は、制御電圧VCSにそのゲートがつながれた電流源FETに流れる電流を調節することで、ディジタル出力信号Q,Q’のハイレベルの電圧を調節する。制御回路110は、入力平均値検出部111,出力平均値検出部113,制御電圧発生部112で構成される。入力平均値検出部111はディジタル入力信号D,D’の平均レベルV1 を出力し、出力平均値検出部113はディジタル出力信号Q,Q’の平均レベルV2 を出力する。制御電圧発生部112は、平均レベルV1 ,V2 を比較し、それらが一致するように制御電圧VCSを出力する。
請求項（抜粋）：
互いに反転したディジタル入力信号対を入力し、前記ディジタル入力信号対に対し予め決められた論理演算を行う論理演算部と、この論理演算部の演算結果を、入力される制御電圧に応じたレベルで互いに反転したディジタル出力信号対として出力する出力バッファと、前記ディジタル入力信号対及び前記ディジタル出力信号対の電圧レベルから前記制御電圧を出力する制御回路とを備えたことを特徴とする論理回路。
IPC (2件)：
H03K 19/00
, H03K 19/0952
