特許
J-GLOBAL ID：200903078619526516
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
磯村 雅俊
公報種別：公開公報
出願番号（国際出願番号）：特願平6-290889
公開番号（公開出願番号）：特開平8-147990
出願日： 1994年11月25日
公開日（公表日）： 1996年06月07日
要約：
【要約】【目的】 センスラッチやワードドライバをメモリセルの微細化に追随することのできるようにした半導体記憶装置を提供すること。【構成】 複数のグローバルデータ線GD01〜GD34(メモリセルのレイアウトピッチと一致)のうちの特定のひとつとセンスラッチ(SL1〜SL4)とをスイッチS01〜S72によって接続できるようにした。読み出し(および検証)は、複数列のグローバルデータ線を対応するセンスラッチに順次接続することによって逐次的に行われる。また、書き込みおよび消去は、複数行のセンスラッチを用いて並列的に一括して行う。本構成によると、複数列のグローバルデータ線で1つのセンスラッチを共有して読み出し動作、一括書き込み動作を行うため、メモリセルの小面積化に適したセンスラッチのレイアウトを実現できる。
請求項（抜粋）：
書き込み、読み出しおよび消去が可能な複数個のメモリセルと、該メモリセルに接続され、該メモリセルを選択するための複数のワード線と、該メモリセルに接続され、選択されたメモリセルに記憶された情報に対応した信号を伝送する複数のデータ線と、該複数のデータ線のn本(nは2以上の整数)に1個の割合でレイアウトされ、それらのデータ線で共有されるセンスラッチ(増幅および信号保持回路)を有する複数のメモリセルサブアレーからなる半導体記憶装置であって、前記n本のデータ線と前記センスラッチとの間に設けられた該n本のデータ線と該センスラッチとを選択的に接続するためのスイッチと、ひとつのメモリセルサブアレー内において、該n本のデータ線の各々とそれらを共有する該センスラッチとを該スイッチで順次接続することによって、それぞれ、読み出しを行う読み出し手段および書き込み後のメモリセルしきい値電圧を検証する検証手段と、複数個のメモリセルサブアレー内にある複数のセンスラッチを用いて該ひとつのメモリセルサブアレーに対して、それぞれ、一括して書き込みを行う書き込み手段および一括して消去を行う消去手段とを有することを特徴とする半導体記憶装置。
IPC (2件)：
FI (4件)：
G11C 17/00 510 A
, G11C 11/34 371 E
, G11C 17/00 309 K
, G11C 17/00 520 A
