特許
J-GLOBAL ID：200903078628127748
雑音発生装置およびCNコントローラ
発明者：
出願人/特許権者：
代理人 (1件)：
早川 誠志
公報種別：公開公報
出願番号（国際出願番号）：特願平11-309380
公開番号（公開出願番号）：特開2001-127597
出願日： 1999年10月29日
公開日（公表日）： 2001年05月11日
要約：
【要約】【課題】 簡単な構成で符号周期が長くレベルの安定度が高くガウス正規分布に近い雑音符号列を発生させ、また、CN比の設定確度を高くする。【解決手段】 雑音発生部30は、複数のメモリ31a〜31c、32a〜32cに記憶されている互いに無相関の雑音符号列N1a′〜N1c′、N2a′〜N2c′を雑音符号列読出手段37によってその符号周期が互い素となるように読み出して符号列加算器38、39によって加算し、その加算結果を一連の雑音符号列Ni、NqとしてCN加算器25、26にそれぞれ出力する。一方、入力されたベースバンドのディジタル変調信号I、Qは乗算器21、22において、CN設定手段24からCN設定レジスタ24に設定された値Aと乗算され、その乗算出力I′、Q′がCN加算器25、26で雑音符号列Ni、Nqにそれぞれ加算され、その加算結果が基準信号Ri、Rqとして出力される。
請求項（抜粋）：
互いに無相関の複数種の雑音符号列をそれぞれ記憶している複数のメモリ(31a〜31c、32a〜32c)と、前記複数のメモリに記憶された雑音符号列を、その符号周期が互い素となるようにそれぞれ読み出す雑音符号読出手段(37)と、前記雑音符号読出手段によって前記複数のメモリから並列的に読み出される雑音符号列を加算し該加算結果を一連の雑音符号列として出力する符号列加算手段(38、39)とを備えた雑音発生装置。
IPC (2件)：
FI (2件)：
Fターム (6件)：
5J049AA17
, 5J049AA23
, 5J049AA27
, 5J049AA28
, 5J049AA33
, 5J049CA09
