特許
J-GLOBAL ID：200903078661821080
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-141229
公開番号（公開出願番号）：特開平5-283652
出願日： 1992年06月02日
公開日（公表日）： 1993年10月29日
要約：
【要約】【目的】TFT型のメモリセルを有するSRAMにおいて、読み出しの際の検出感度を向上させ、TFTのリーク特性が改善される。【構成】一対のドライバトランジスタ,一対のアクセストランジスタ,およびP型のTFTからなる一対のロードトランジスタがメモリセルの重心に対して点対称の位置に配置され、デジット線161a,161bとアクセストランジスタのドレイン領域106a,106bとの接続孔155a,155bも重心に対して点対称に分散して配置される。接地配線121はワード線112a,112bおよびデジット線161a,161bにそれぞれ平行な方向に延在されて網目状の形状になり、TFTのチャネル領域141a,141bをゲート電極111b,111aから遮蔽する。
請求項（抜粋）：
Pチャネル型のTFTからなる第1および第2のロードトランジスタとシリコン基板の表面に形成されたNチャネルMOSトランジスタからなる第1および第2のドライバトランジスタと前記シリコン基板の表面に形成されたNチャネルMOSトランジスタからなる第1および第2のアクセストランジスタとワード線と第1および第2のデジット線と電源配線と第1の接地配線とにより1つのスタティック型のメモリセルが構成され、アルミニウムより高融点の材料からなる第1の導電体膜により前記第1および第2のドライバトランジスタのゲート電極と前記ワード線を兼る前記第1および第2のアクセストランジスタのゲート電極が形成され、アルミニウムより高融点の材料からなる第2の導電体膜により前記メモリセル内における前記第1の接地配線が形成され,かつ前記第1の接地配線は前記メモリセル外の所定領域においてアルミニウム膜からなる第2の接地配線に接続され、アルミニウムより高融点の材料からなる第3の導電体膜並びにアルミニウムより高融点の材料からなる第4の導電体膜により前記第1および第2のロードトランジスタが形成された半導体記憶装置において、前記ワード線がメモリセル内において前記第1のアクセストランジスタの前記ゲート電極を兼る第1のワード線と前記第2のアクセストランジスタの前記ゲート電極を兼る第2のワード線とに分岐して前記メモリセル外の所定位置において前記第1のワード線と前記第2のワード線とが接続し、前記第1のロードトランジスタと前記第2のロードトランジスタ,前記第1のドライバトランジスタと前記第2のドライバトランジスタ,および前記第1のアクセストランジスタと前記第2のアクセストランジスタが、メモリセル内の同一基準点に対してそれぞれ点対称の位置に配置されことと、前記第1の接地配線が前記第1,第2のデジット線と平行な方向,および前記ワード線と平行な方向にそれぞれ延在し、網目状の形状を有することとを特徴とする半導体記憶装置。
IPC (2件)：
FI (2件)：
H01L 27/10 381
, H01L 29/78 311 C
