特許

J-GLOBAL ID：200903078661879526

半導体装置及びその製造方法

発明者： 大平 廣吉
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 上柳 雅誉 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-143610
公開番号（公開出願番号）：特開2001-326326
出願日： 2000年05月16日
公開日（公表日）： 2001年11月22日
要約：

【要約】【課題】3次元集積回路への組立てに必要な、低抵抗で高信頼性の埋め込み配線構造を有する半導体装置及びその製造方法を提供する。【解決手段】半導体基板101,102,103は、それぞれ主表面の素子領域11に集積回路(MOSFET等)を有し、チップとして切り分けられている。素子領域11に関係するダマシン技術による埋め込み銅配線12と共に、埋め込み素子分離領域131,132内において少なくともその主表面側から裏面側に亘って銅配線121,122が貫通するように埋め込まれている部分がある。基板主表面側、裏面側において銅配線12,121,122の接続箇所にバンプ電極15が設けられている。下層と上層の各半導体基板は、それぞれ主表面側と裏面側ののバンプ電極15どうしを熱圧着接続して1チップ製品化する。

請求項（抜粋）：

主表面の素子領域に集積回路が形成された第1半導体基板と、前記第1半導体基板の主表面に形成され、所定箇所では主表面側から裏面側に亘って貫通する部分を含む埋め込み素子分離領域と、前記埋め込み素子分離領域の内部に形成され、前記第1半導体基板の主表面側から裏面側に亘って貫通する前記素子領域に関係する埋め込み銅配線と、前記第1半導体基板の主表面側の前記素子領域に関係する配線と、主表面側を前記第1半導体基板の裏面側と対向させる第2半導体基板と、前記第1半導体基板の裏面側の銅配線と前記第2半導体基板における素子領域に関係する配線が電気的に接続されるための接続部と、を具備したことを特徴とする半導体装置。

IPC (9件)：

H01L 27/00 301 ,  H01L 21/60 311 ,  H01L 21/76 ,  H01L 21/3205 ,  H01L 21/768 ,  H01L 23/52 ,  H01L 25/065 ,  H01L 25/07 ,  H01L 25/18

FI (8件)：

H01L 27/00 301 B ,  H01L 21/60 311 Q ,  H01L 21/76 L ,  H01L 21/88 M ,  H01L 21/88 J ,  H01L 21/90 A ,  H01L 23/52 C ,  H01L 25/08 B

Fターム (27件)：

5F032AA34 ,  5F032AA35 ,  5F032BB08 ,  5F032CA17 ,  5F032DA33 ,  5F032DA78 ,  5F033HH11 ,  5F033HH12 ,  5F033HH13 ,  5F033JJ11 ,  5F033KK13 ,  5F033MM01 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033MM30 ,  5F033NN06 ,  5F033NN07 ,  5F033PP15 ,  5F033PP28 ,  5F033QQ00 ,  5F033QQ48 ,  5F033XX10 ,  5F044LL09 ,  5F044LL11 ,  5F044LL15 ,  5F044RR03