特許
J-GLOBAL ID：200903078697800543
メモリアクセス制御装置
発明者：
出願人/特許権者：
代理人 (1件)：
足立 勉
公報種別：公開公報
出願番号（国際出願番号）：特願平3-175573
公開番号（公開出願番号）：特開平5-020203
出願日： 1991年07月16日
公開日（公表日）： 1993年01月29日
要約：
【要約】【目的】 メモリ側のアクセス時間の遅さが原因で処理システムの停止が生じにくいメモリアスセス制御装置を提供すること。【構成】 制御装置側はCPU1とアクセスウェイト可変回路2とを備え、ROM4より取り出したデータが違法オぺコードであるならば(S110:YES)、アクセスウェイト可変回路2を制御してアクセスウェイトを追加して命令取り出し時間を延ばす(S130)。そして、ROM4内の違法オペコードをフェッチしたアドレスのデータを再度取り出す(S140)。
請求項（抜粋）：
メモリに対するアクセス時の命令取り出し時間が可変であるメモリアクセス制御装置において、前記メモリから取り出したデータが違法オペコードであるか否かを判断し、違法オペコードであった場合には、前記命令取り出し時間を延ばして再度前記データを取り出させるリトライ制御手段を備えたことを特徴とするメモリアクセス制御装置。
IPC (3件)：
G06F 12/14 310
, G06F 9/30 310
, G06F 11/14 310
