特許

J-GLOBAL ID：200903078734973259

薄膜トランジスタとその製造方法

発明者： 佐野 伊佐夫
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 岡田 敬
公報種別：公開公報
出願番号（国際出願番号）：特願平6-030310
公開番号（公開出願番号）：特開平7-240525
出願日： 1994年02月28日
公開日（公表日）： 1995年09月12日
要約：

【要約】【目的】スタティック型SRAMのメモリセルの集積度を低下させることなく、負荷抵抗素子として用いる薄膜トランジスタのリーク電流を低減する。【構成】絶縁膜12上に形成された第1のゲート電極13と、前記第1のゲート電極13上に突起して形成された第2のゲート電極16と、前記第1および第2のゲート13,16を被覆するように形成されたゲート絶縁膜17と、前記ゲート電極17を被覆するように形成され、ソース領域19、ドレイン領域19およびチャネル領域を構成する半導体膜18とから、薄膜トランジスタを構成する。

請求項（抜粋）：

絶縁膜上に形成された第1のゲート電極と、前記第1のゲート電極上に突起して形成された第2のゲート電極と、前記第1および第2のゲート電極を被覆するように形成されたゲート絶縁膜と、前記ゲート絶縁膜を被覆するように形成され、ソース領域、ドレイン領域およびチャネル領域を構成する半導体膜とを具備することを特徴とする薄膜トランジスタ。

IPC (3件)：

H01L 29/786 ,  H01L 21/8244 ,  H01L 27/11

FI (3件)：

H01L 29/78 311 G ,  H01L 27/10 381 ,  H01L 29/78 311 S

引用特許：

審査官引用 (1件)

• 特開平4-151876