特許
J-GLOBAL ID:200903078737493460
制御装置における誤り検出および制御システム
発明者:
出願人/特許権者:
代理人 (1件):
五十嵐 孝雄 (外3名)
公報種別:公開公報
出願番号(国際出願番号):特願2000-132000
公開番号(公開出願番号):特開2001-312314
出願日: 2000年05月01日
公開日(公表日): 2001年11月09日
要約:
【要約】【課題】 複数の制御装置が存在する場合、各制御装置における処理の妥当性を検証しようとすると、処理が複雑になる。【解決手段】 二つのCPUにおける処理の妥当性を、自分自身で検証するものと、他のCPUにより検証するものとに分けて、検証を行なう。例えば、モータ主制御CPU262における算術論理演算回路が正しく動作しているかどうかは、定数記憶用ROM402に記憶した値を用いて算術論理演算ブロック404により演算した結果を、マスタ制御CPU272に設けられた比較部410で判断する。この場合、モータ主制御CPU262は、これに入力する信号などの妥当性を、その値の範囲の判断などにより行なっている。他方の制御部に設けられたマスタ制御CPU272は、モータ主制御CPU262が入力しているデータや信号などを受け取る必要がなく、処理が簡略化できる。
請求項(抜粋):
プログラムにより動作する算術論理演算ユニットを備え、該プログラムに従って所定の処理を行なう2以上の制御装置からなる制御システムにおいて、該制御装置における前記処理の誤りを検出する方法であって、前記処理の結果に基づいて当該処理を行なう側の制御装置が処理の妥当性を検証する第1の処理と、当該処理を行なう制御装置の処理の妥当性を当該処理を行なう制御装置とは異なる制御装置が検証する第2の処理とを分離し、前記第1の処理については、当該制御装置が、処理の妥当性を検証し、前記第2の処理については、該処理の結果を他方の制御装置に出力し、該他方の制御装置により妥当性を検証する誤り検出方法。
IPC (4件):
G05B 23/02 302
, B60K 6/02
, B60L 3/00
, F02D 45/00 374
FI (4件):
G05B 23/02 302 M
, B60L 3/00 H
, F02D 45/00 374 C
, B60K 9/00 C
Fターム (34件):
3G084DA13
, 3G084DA27
, 3G084EB02
, 3G084EB06
, 3G084EB22
, 3G084FA03
, 3G084FA06
, 3G084FA10
, 5H115PG04
, 5H115PI16
, 5H115PI29
, 5H115PO17
, 5H115PU10
, 5H115PU24
, 5H115PU25
, 5H115PV09
, 5H115PV23
, 5H115QI04
, 5H115QI07
, 5H115QN03
, 5H115QN12
, 5H115RB08
, 5H115RE05
, 5H115SE04
, 5H115SE05
, 5H115SE06
, 5H115TB01
, 5H115TO21
, 5H115TR19
, 5H223AA10
, 5H223CC08
, 5H223DD03
, 5H223EE04
, 5H223EE17
引用特許:
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